CN107835440A - 一种基于fpga的多通道高速码流切换方法 - Google Patents

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Abstract

本发明提供了一种基于FPGA的多通道高速码流切换方法，包括对输入高速码流预处理的步骤、生成低频信号的步骤、获得鉴相信号的步骤、生成重同步信号的步骤、码流切换输出的步骤。本发明通过采用分频、鉴相、重同步和倍频处理技术，不依赖于FPGA的FIFO资源，实现了多通道高速码流的同步切换，避免了全局时钟使用多路选择开关，提高了输出码流的钟码时延等性能和FPGA设计性能。且本发明提供的FPGA模块，资源需求相对较小，适于小规模反熔丝FPGA设计，从而满足高可靠的宇航应用。

Description

一种基于FPGA的多通道高速码流切换方法
技术领域
本发明涉及多通道高速码流的切换方法，具体涉及一种基于FPGA的多通道高速码流切换方法。
背景技术
随着数据处理技术的发展，单一FPGA无法完成所有处理任务，需要多个FPGA协同工作。在任务协同处理过程中，经常面临来自不同FPGA的高速处理后的数据进行分发。此外，某些特殊应用场合还必须保障数据的连续性，如卫星基带数据处理中的AOS编码、LDPC和加密等。
目前常用的FPGA设计方法是通过FIFO进行同步后分发或者直接通过多路选择开关输出。采用FIFO同步方法需要FPGA产品能够支持FIFO，而且通道越多，需要的FIFO资源越多，并且具有FIFO资源的FPGA易受空间单粒子翻转的影响，不满足高可靠的宇航应用；通过多路选择开关切换输出，全局时钟网络也会存在切换开关，影响了时钟的性能，同时每个开关均会增加一个全局时钟网络，并存在跨时钟域问题。申请号为201010211194.1的中国专利，公开了一种对多路信号进行选择输出的切换器及方法，该包括：切换器接收多路异步串行接口(ASI)码流，当所述切换器工作在现场可编程门阵列(FPGA)选通路模式时，对接收的各路码流进行信号分析，之后按照预设规则将其中一路ASI码流作为输出码流输出至调制器。采用其所述的技术方案，可对接收的多路ASI码流进行信号分析，并选择信号较好的ASI码流输出，提高了移动多媒体广播系统稳定性及用户体验，并且提供了一种能最大效率的切换策略。具体的，其通过对码流进行编码违例检测、无数据检测和包头“47”连续失同步检测的方式产生告警信息，再对告警项的码流作为切换的目标码流来实现码流的快速选择输出。这种快速选择输出的方式在输出前，需要繁琐的切换工作才能达到切换的目的，迫切需要加以改进。
发明内容
为解决上述问题，本发明提供了一种基于FPGA的多通道高速码流切换方法，其通过采用分频、鉴相、重同步和倍频处理技术，不依赖于FPGA的FIFO资源，实现了多通道高速码流的同步切换，避免了全局时钟使用多路选择开关，提高了输出码流的钟码时延等性能和FPGA设计性能。且本发明提供的FPGA模块，资源需求相对较小，适于小规模反熔丝FPGA设计，从而满足高可靠的宇航应用。
为实现所述技术目的，本发明的技术方案是：一种基于FPGA的多通道高速码流切换方法，包括以下步骤：
S1：对输入高速码流预处理；
S2：生成低频信号；
S3：获得鉴相信号；
S4：生成重同步信号；
S5：码流切换输出。
进一步，在步骤S1中，对输入高速码流预处理包括以下步骤：
T1：采用伴随时钟对输入高速码流进行同步采样；
T2：对步骤T1中的采样数据进行串并转换为低速N路并行码流，其中N取值为4、8、16的一种。
进一步，所述低频信号包括：由伴随时钟分频获得的N分频低速信号和表征数据相位，输入高速码流利用伴随时钟进行串并转换，转换完成可进行数据锁存，该时刻为数据零相位，数据每向后延时一拍，相位移动(360/N)。。
进一步，所述N分频低速信号的上升沿表示数据零相位(即数据跳变时刻)，且N分频低速信号占空比为1:1。
进一步，在步骤S3中，获得鉴相信号的步骤为：
采用系统时钟采样所述N分频低速信号的信号跳变时刻，获得一个脉冲宽度的鉴相信号，且系统时钟周期小于1/3N分频低速信号。
进一步，在步骤S4中，生成重同步信号包括以下步骤：
E1:判断输出码流总速率和所述输入码流总速率的大小关系，当输出码流总速率等于输入码流总速率时进行步骤E2，当输出码流总速率大于输入码流总速率时进行步骤E3；
E2：取任一所述鉴相信号作为数据同步启动标识，在系统时钟下产生周期性的重同步信号；
E3：将所有所述鉴相信号作为重同步信号。
进一步，所述码流切换的步骤为：在所述重同步信号下，采用系统时钟对所述N路并行码流进行数据同步，完成跨时钟域采样，进一步实现多通道的并行码流切换输出。
进一步，所述码流切换输出的步骤采用系统时钟进行倍频处理，恢复为输出高速码流。
进一步，所述输出高速码流输出的总速率必须大于等于所述输入高速码流的总速率；且在所述输出高速码流输出和所述输入高速码流的速率一致时，系统时钟必须与输入伴随时钟同源，相位可不同。
作为本发明的优选，在步骤S1中，对输入高速码流预处理的步骤还包括：
T3：对高速输入码流中的门控和数据信号归一化处理，以满足连续或断续输入的需求。
本发明的有益效果在于：
其所述高速码流切换过程中
本发明通过采用分频、鉴相、重同步和倍频处理技术，不依赖于FPGA的FIFO资源，实现了多通道高速码流的同步切换，避免了全局时钟使用多路选择开关，提高了输出码流的钟码时延等性能和FPGA设计性能。且本发明提供的FPGA模块，资源需求相对较小，适于小规模反熔丝FPGA设计，从而满足高可靠的宇航应用。
附图说明
图1是本发明的高速码流切换方法的整体流程图；
图2是本发明生成重同步信号的方法流程图；
图3是本发明的高速码流切换方法的FPGA模块原理框图。
具体实施方式
下面将对本发明的技术方案进行清楚、完整地描述。
如图1所示，一种基于FPGA的多通道高速码流切换方法，包括以下步骤：
S1：对输入高速码流预处理；
S2：生成低频信号；
S3：获得鉴相信号；
S4：生成重同步信号；
S5：码流切换输出。
进一步，在步骤S1中，所述对输入高速码流预处理包括以下步骤：
T1：采用伴随时钟对输入高速码流进行同步采样；所述高速输出码流的伴随时钟为系统时钟，无需使用多路选择开关进行切换。
T2：对步骤T1中的采样数据进行串并转换为低速N路并行码流，其中N取值为4、8、16的一种。
进一步，所述低频信号包括：由伴随时钟分频获得的N分频低速信号和表征数据相位。输入高速码流利用伴随时钟进行串并转换，转换完成可进行数据锁存，该时刻为数据零相位，数据每向后延时一拍，相位移动(360/N)。。
进一步，所述N分频低速信号上升沿表示数据零相位(即数据跳变时刻)，且N分频低速信号占空比为1:1。
进一步，在步骤S3中，所述获得鉴相信号的步骤为：
采用系统时钟采样所述N分频低速信号的信号跳变时刻，获得一个脉冲宽度的鉴相信号，且系统时钟周期小于1/3N分频低速信号。
进一步，如图2所示，在步骤S4中，生成重同步信号的步骤包括以下步骤：
E1:判断输出码流总速率和所述输入码流总速率的大小关系，当输出码流总速率等于输入码流总速率时进行步骤E2，当输出码流总速率大于输入码流总速率时进行步骤E3；
E2：取任一所述鉴相信号作为数据同步启动标识，在系统时钟下产生周期性的重同步信号；
E3：将所有所述鉴相信号作为重同步信号。
进一步，所述码流切换的步骤为在所述重同步信号下，采用系统时钟对所述N路并行码流进行数据同步，完成跨时钟域采样，进一步实现多通道的并行码流切换输出。
进一步，所述码流切换输出采用系统时钟进行倍频处理，恢复为输出高速码流。
进一步，所述输出高速码流的总速率必须大于等于所述输入高速码流的总速率；且在所述输出高速码流和所述输入高速码流的速率一致时，系统时钟必须与输入伴随时钟同源，相位可不同。
作为本发明的优选，在步骤S1中，对输入高速码流预处理的步骤包括：
T3：对高速输入码流中的门控和数据信号归一化处理，以满足连续或断续输入的需求。
本发明中所述输入、输出码流可以是一位或者多位。
本发明的高速码流输出方法通过分频、鉴相、重同步和倍频等数据变换技术建立多通道并进行通道切换输出，使得输出钟码时延性能和FPGA设计性能。
如图3所示，是本发明的FPGA模块原理图：
图中，输入码流经过输入采样模块和串并转换模块进行同步采样和串并转换的预处理步骤，通过鉴相模块生成步骤S3中的鉴相信号，同时通过速率检测模块，完成步骤E1中对输入高速码流和输出码流的速率判断，并生成步骤E2中所述的重同步信号，最后通过码流切换模块实现步骤S5中的码流切换输出步骤，最后在系统时钟域下通过倍频处理模块输出为输出高速码流。
对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (10)

1.一种基于FPGA的多通道高速码流切换方法，其特征在于，包括以下步骤：
S1：对输入高速码流预处理；
S2：生成低频信号；
S3：获得鉴相信号；
S4：生成重同步信号；
S5：码流切换输出。
2.根据权利要求1所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，在步骤S1中，对输入高速码流预处理包括以下步骤：
T1：采用伴随时钟对输入高速码流进行同步采样；
T2：对步骤T1中的采样数据进行串并转换为低速N路并行码流，其中N取值为4、8、16的一种。
3.根据权利要求2所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，所述低频信号包括：由伴随时钟分频获得的N分频低速信号和表征数据相位。
4.根据权利要求3所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，所述N分频低速信号上升沿表示数据零相位，且N分频低速信号占空比为1:1。
5.根据权利要求3所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，在步骤S3中，获得鉴相信号的步骤为：
采用系统时钟对所述N分频低速信号采样，获取所述N分频低速信号的信号跳变时刻，同时获得一个脉冲宽度的鉴相信号，且系统时钟周期小于1/3N分频低速信号。
6.根据权利要求5所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，在步骤S4中，生成重同步信号包括以下步骤：
E1:判断输出码流总速率和所述输入码流总速率的大小关系，当输出码流总速率等于输入码流总速率时进行步骤E2，当输出码流总速率大于输入码流总速率时进行步骤E3；
E2：取任一所述鉴相信号作为数据同步启动标识，在系统时钟下产生周期性的重同步信号；
E3：将所有所述鉴相信号作为重同步信号。
7.根据权利要求6所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，所述码流切换输出的步骤为在所述重同步信号下，采用系统时钟对所述N路并行码流进行数据同步，完成跨时钟域采样，进一步实现多通道的并行码流切换输出。
8.根据权利要求7所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，所述码流切换输出采用系统时钟进行倍频处理，恢复为输出高速码流。
9.根据权利要求8所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，所述输出高速码流的总速率必须大于等于所述输入高速码流的总速率；且在所述高速码流输出和所述输入高速码流的速率一致时，系统时钟必须与输入伴随时钟同源，相位可不同。
10.根据权利要求2所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，在步骤S1中，对输入高速码流预处理的步骤包括：
T3：对输入高速码流中的门控和数据信号归一化处理，以满足连续或断续输入的需求。
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