CN107831428A - 芯片量产测试系统 - Google Patents
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Abstract
本发明涉及一种芯片量产测试系统。该测试系统包括测试机110；第一处理器120，电连接至所述测试机110，用于接收所述测试机110的控制指令，根据所述控制指令配置待测芯片并将配置结果发送至所述测试机110；第二处理器130，电连接至所述第一处理器120，用于根据所述第一处理器120发送的测试激励文件测试所述待测芯片。本发明提供的测试系统，通过测试机、第一处理器以及第二处理器配合完成不同的测试向量，在低端测试平台上就可以完成复杂芯片的量产测试，节约了芯片量产测试成本，极大缩短了测试程序开发时间，在线调试比较方便。
Description
技术领域
本发明属于芯片测试技术领域，具体涉及一种芯片量产测试系统。
背景技术
FPGA(Field Programmable Gate Array,简称FPGA)，即现场可编程门阵列。FPGA及成都高、体积小，具有通过用户编程实现专门应用的功能。FPGA既可以解决定制电路的不足，又可以克服原有可编程器件门电路数有限的缺点，是电子设计领域中最具有活力以及发展前途的技术之一。
随着FPGA的广泛应用，其可靠性变得越来越突出，因此对FPGA的测试需求变得尤为迫切。测试是设计中费用最高、难度最大的一个环节，测试对产品的上市时间、开发周期将会有越来越大的影响。测试已成为制约FPGA实际应用的关键因素。
目前来看，大多芯片量产测试时采用单测试机或者系统级测试(System leveltest,简称SLT)。在测试机端完成测试激励的配置测试，需要向量深度大的高端测试机来完成，将增大芯片的测试成本；而采用SLT测试，测试激励由测试板上的系统芯片产生测试激励，不但节省测试向量的存储，并且提供高频率的测试环境，但是SLT测试失去测试机精确的直流电参数，时序参数，而且缺少数据日志信息，不便于后续分析。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种芯片量产测试系统，能够在保证不影响测试覆盖率的前提下，较低成本的完成芯片量产测试。
本发明的一个实施例提供了一种芯片量产测试系统，包括：
测试机110；
第一处理器120，电连接至所述测试机110，用于接收所述测试机110的控制指令，根据所述控制指令配置待测芯片并将配置结果发送至所述测试机110；
第二处理器130，电连接至所述第一处理器120，用于根据所述第一处理器120发送的测试激励文件测试所述待测芯片；
其中，所述测试机110用于完成所述待测芯片的第一种测试向量的测试，所述测试机110与所述第一处理器120配合完成所述待测芯片的第二种测试向量的测试，所述第一处理器120与所述第二处理器130配合完成所述待测芯片的第三种测试向量的测试。
在本发明的一个实施例中，所述第一处理器120与所述第二处理器130设置于同一电路板中。
在本发明的一个实施例中，所述第一种测试向量包括开短路、漏电流以及静态工作电流。
在本发明的一个实施例中，所述测试机110与所述第一处理器120配合完成所述待测芯片的第二种测试向量的测试，包括：
所述第一处理器120进行所述待测芯片的配置；配置完成后所述测试机110进行对所述待测芯片进行测量的测试。
在本发明的一个实施例中，所述第二种测试向量包括动态工作电流、锁相环以及振荡器。
在本发明的一个实施例中，所述第一处理器120与所述第二处理器130配合完成所述待测芯片的第三种测试向量的测试，包括：
所述第一处理器120接收所述测试机110发送的所述控制指令后进行所述待测芯片的配置；配置完成后加载测试激励文件，并将所述测试激励文件发送至所述第二处理器130；
所述第二处理器130将所述测试激励文件中的数据处理后发送至所述待测芯片，对所述待测芯片进行功能测试。
在本发明的一个实施例中，所述第一处理器120进行所述待测芯片的第三种测试向量的测试，包括：
所述第一处理器120对所述待测芯片的管脚施加激励信号；
所述第一处理器120读取所述待测芯片的输出信号并进行处理并将处理结果发送至所述测试机110。
在本发明的一个实施例中，所述第三种测试向量为芯片功能测试。
在本发明的一个实施例中，所述第一处理器120为ARM或MCU，所述第二处理器130为FPGA。
在本发明的一个实施例中，所述测试机110还用于根据测试结果与机械手或者探针台进行通信，完成所述待测芯片的分类。
与现有技术相比，本发明具有如下有益效果：
在低端测试平台上就可以完成复杂芯片的量产测试，节约了芯片量产测试成本，极大缩短了测试程序开发时间，在线调试比较方便。
附图说明
图1为本发明实施例提供的一种芯片量产测试系统的示意图；
图2为本发明实施例提供的另一种芯片量产测试系统的示意图；
图3a为本发明实施例提供的一种芯片量产测试方法流程示意图；
图3b为本发明实施例提供的另一种芯片量产测试方法流程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种芯片量产测试系统的示意图。具体地，测试系统可以包括：测试机110；第一处理器120，电连接至所述测试机110，用于接收所述测试机110的控制指令，根据所述控制指令配置待测芯片并将配置结果发送至所述测试机110；第二处理器130，电连接至所述第一处理器120，用于根据所述第一处理器120发送的测试向量文件配置及测试所述待测芯片；
其中，所述测试机110用于完成所述待测芯片的第一种测试向量的测试，所述测试机110与所述第一处理器120配合完成所述待测芯片的第二种测试向量的测试，所述第一处理器120与所述第二处理器130配合完成所述待测芯片的第三种测试向量的测试。
优选地，所述第一处理器120与所述第二处理器130设置在同一电路板中。
优选地，所述第一种测试向量的特性是待测芯片上电后，不需配置即可测量的测试，包括但不限于开短路、漏电流以及静态工作电流等。
优选地，所述测试机110与所述第一处理器120配合完成所述待测芯片的第二种测试向量的测试，所述第二种测试向量的特性是待测芯片上电后，所述第一处理器120进行所述待测芯片的配置；配置完成后所述测试机110对所述待测芯片进行测量的测试。
优选地，所述第二种测试向量包括但不限于动态工作电流、锁相环以及振荡器等。
优选地，所述第一处理器120与所述第二处理器130配合完成所述待测芯片的第三种测试向量的测试，所述第三种测试向量的特性是待测芯片上电后，所述第一处理器120接收所述测试机110发送的所述控制指令后进行所述待测芯片的配置；配置完成后加载测试激励文件，并将所述测试激励文件发送至所述第二处理器130；所述第二处理器130将所述测试激励文件中的数据处理后发送至所述待测芯片，对所述待测芯片进行功能测试；
优选地，所述第一处理器120进行所述待测芯片的第三种测试向量的测试，包括所述第一处理器120对所述待测芯片的管脚施加信号；所述第一处理器120读取所述待测芯片的输出信号并进行处理并将处理结果发送至所述测试机110。
优选地，所述第三种测试向量为芯片功能。
优选地，所述第一处理器120为ARM或MCU，所述第二处理器130为FPGA。
优选地，所述测试机110还用于保存测试日志。
优选地，所述测试机110还用于根据测试结果与机械手或者探针台进行通信，完成所述待测芯片的分类。
本实施例，通过测试机、第一处理器以及第二处理器配合完成不同的测试向量，在低端测试平台上就可以完成复杂芯片的量产测试，节约了芯片量产测试成本，极大缩短了测试程序开发时间，在线调试比较方便。
实施例二
请参见图2，图2为本发明实施例提供的另一种芯片量产测试系统的示意图。本实施例在上述实施例的基础上对本发明提出的测试系统进行详细介绍。该测试系统包括测试机110、第一处理器120以及第二处理器130。第一处理器120电连接至测试机110，接收测试机110发送的控制指令，第二处理器130电连接至第一处理器120，接收第一处理器120发送的数据信息。测试机110进行待测芯片140的一些直流(Direct Current,简称DC)、交流(Alternative Current,简称AC)参数测试，其中，测试机110单独完成开短路、漏电流以及静态工作电流的测试；测试机110发送控制指令至第一处理器120，第一处理器120接收到控制指令后配置待测芯片
140，配置完成后第一处理器120将结果返回至测试机110，测试机110收到第一处理器120返回的结果后完成动态工作电流、锁相环以及振荡器等的测试。第二处理器130和第一处理器120进行待测芯片140的芯片功能测试，具体地，测试机110将控制指令发送至第一处理器120，第一处理器120根据接收的控制指令配合第二处理器130完成对待测芯片140的配置，第一处理器120和第二处理器130同步进行待测芯片140的芯片功能测试并将测试结果返回至测试机110。最终测试机110与机械手(Handler)或者探针台(Prober)通讯，完成待测芯片140的分类。其中，待测芯片140可以为FPGA芯片，还可以为FPGA晶圆，第一处理器120可以为ARM或MCU，第二处理器130可以为FPGA。由于直流参数测试机测试比较精确，因此，开短路、漏电流、工作电流锁相环、振荡器由测试机完成。此外，由于芯片功能测试的测试向量深度大，低端测试机无法完成，因此芯片功能测试由第一处理器和第二处理器配合完成，结果返回至测试机。测试机可以保存相关测试日志信息，方便后期分析改进。
实施例三
请参见图3a～图3b，图3a为本发明实施例提供的一种芯片量产测试方法流程示意图；图3b为本发明实施例提供的另一种芯片量产测试方法流程示意图。本实施例在上述实施例的基础上对本发明提出的测试方法的实际工作流程进行详细描述。具体如下：
步骤1、测试机110单独完成开端路测试
开短路测试即open short test，由测试机110单独完成，测试芯片管脚开短路。
步骤2、测试机110单独完成漏电流测试
漏电流测试即leakage test，由测试机110单独完成，测试芯片管脚漏电流。
步骤3、测试机110单独完成静态工作电流测试
静态工作电流测试即static ICC test，由测试机110单独完成，测试芯片静态工作功耗。
步骤4、测试机110与第一处理器120配合完成动态工作电流测试
动态工作电流测试即dynamic ICC test，测试机110与第一处理器120配合完成。测试机110将配置测试动态工作电流的测试向量控制指令发送至第一处理器120，第一处理器120将待测芯片配置完成后将结果返回至测试机110，由测试机110完成动态工作电流的测试。测试机110通过调用待测芯片的资源，测试待测芯片在工作状态的功耗。
步骤5、测试机110与第一处理器120配合完成锁相环测试
锁相环测试即PLL test，测试机110与第一处理器120配合完成。测试机110将配置测试锁相环的测试向量控制指令发送至第一处理器120，第一处理器120将待测芯片配置完成后将结果返回至测试机110，由测试机110完成锁相环频率测试。测试机110通过配置待测芯片锁相环输出固定频率，测试待测芯片锁相环。
步骤6、第二处理器130与第一处理器120配合完成芯片功能测试。
芯片功能测试可以细分为多个功能测试，由测试机110启动各个细分的功能测试，并由第二处理器130与第一处理器120配合完成。
测试机110启动第一个功能测试，将第一个芯片功能的测试向量控制指令发送至第一处理器120，第一处理器120将待测芯片配置完成第一个芯片功能后，第一处理器120将第一个芯片功能的测试激励数据发送至第二处理器130，第一处理器120协同第二处理器130给待测芯片对应的管脚施加激励信号，并读取待测芯片的输出后进行处理，并将测试结果返回至测试机110，完成第一个功能测试。
测试机110继续启动第二个细分的功能测试，由第一处理器120协同第二处理器130完成第二个细分的功能测试。
测试机110继续启动下一个细分的功能测试，直到全部的细分功能测试全部的完成。
通过配置不同的测试向量，测试待测芯片的不同资源，增加待测芯片的测试覆盖率。
步骤7、测试机110与第一处理器120配合完成振荡器测试
振荡器测试即oscillator test，测试机110与第一处理器120配合完成。测试机110将配置测试振荡器的测试向量控制指令发送至第一处理器120，第一处理器120将待测芯片配置完成后将结果返回至测试机110，由测试机110完成振荡器频率测试，并对待测芯片分档。测试机110测量待测芯片输出频率，完成对待测芯片速度的分档。
在步骤1～步骤7中，每个测试步骤完成之后，测试机110与机械手或者探针台通信，若测试结果为通过，继续进行下一步骤的测试，直至完成所有步骤的测试，则测试成功；若测试结果为失败，则测试结束，机械手或者探针台将测试失败的待测芯片选出，完成最终的待测芯片的分类。
以上内容是结合具体的优选实施方式对本发明提供的一种芯片量产测试系统所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种芯片量产测试系统，其特征在于，包括：
测试机(110)；
第一处理器(120)，电连接至所述测试机(110)，用于接收所述测试机(110)的控制指令，根据所述控制指令配置待测芯片并将配置结果发送至所述测试机(110)；
第二处理器(130)，电连接至所述第一处理器(120)，用于根据所述第一处理器(120)发送的测试激励文件测试所述待测芯片；
其中，所述测试机(110)用于完成所述待测芯片的第一种测试向量的测试，所述测试机(110)与所述第一处理器(120)配合完成所述待测芯片的第二种测试向量的测试，所述第一处理器(120)与所述第二处理器(130)配合完成所述待测芯片的第三种测试向量的测试。
2.根据权利要求1所述的测试系统，其特征在于，所述第一处理器(120)与所述第二处理器(130)设置于同一电路板中。
3.根据权利要求1所述的测试系统，其特征在于，所述第一种测试向量包括开短路、漏电流以及静态工作电流。
4.根据权利要求1所述的测试系统，其特征在于，所述测试机(110)与所述第一处理器(120)配合完成所述待测芯片的第二种测试向量的测试，包括：
所述第一处理器(120)进行所述待测芯片的配置；
配置完成后所述测试机(110)进行对所述待测芯片进行测量的测试。
5.根据权利要求1所述的测试系统，其特征在于，所述第二种测试向量包括动态工作电流、锁相环以及振荡器。
6.根据权利要求1所述的测试系统，其特征在于，所述第一处理器(120)与所述第二处理器(130)配合完成所述待测芯片的第三种测试向量的测试，包括：
所述第一处理器(120)接收所述测试机(110)发送的所述控制指令后进行所述待测芯片的配置；配置完成后加载测试激励文件，并将所述测试激励文件发送至所述第二处理器(130)；
所述第二处理器(130)将所述测试激励文件中的数据处理后发送至所述待测芯片，对所述待测芯片进行功能测试。
7.根据权利要求5所述的测试系统，其特征在于，所述第一处理器(120)进行所述待测芯片的第三种测试向量的测试，包括：
所述第一处理器(120)对所述待测芯片的管脚施加激励信号；
所述第一处理器(120)读取所述待测芯片的输出信号并进行处理并将处理结果发送至所述测试机(110)。
8.根据权利要求1所述的测试系统，其特征在于，所述第三种测试向量为芯片功能。
9.根据权利要求1所述的测试系统，其特征在于，所述第一处理器(120)为ARM或MCU，所述第二处理器(130)为FPGA。
10.根据权利要求1所述的测试系统，其特征在于，所述测试机(110)还用于根据测试结果与机械手或者探针台进行通信，完成所述待测芯片的分类。
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Denomination of invention: Chip mass production test system Effective date of registration: 20220329 Granted publication date: 20200807 Pledgee: Pudong Development Bank of Shanghai Limited by Share Ltd. Xi'an branch Pledgor: XI'AN INTELLIGENCE SILICON TECHNOLOGY, Inc. Registration number: Y2022610000115 |
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Date of cancellation: 20230328 Granted publication date: 20200807 Pledgee: Pudong Development Bank of Shanghai Limited by Share Ltd. Xi'an branch Pledgor: XI'AN INTELLIGENCE SILICON TECHNOLOGY, Inc. Registration number: Y2022610000115 |
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Denomination of invention: Chip mass production testing system Effective date of registration: 20230331 Granted publication date: 20200807 Pledgee: Pudong Development Bank of Shanghai Limited by Share Ltd. Xi'an branch Pledgor: XI'AN INTELLIGENCE SILICON TECHNOLOGY, Inc. Registration number: Y2023610000233 |