CN107810421A - 电压监测器 - Google Patents

Abstract

一种电压监测器电路包括：所监测的电压输入端(42)；参考电容器(32)，被布置成能够将所监测的电压的值存储为参考电容器电压；超时电容器(34)，被布置成能够将该所监测的电压的值存储为超时电容器电压。该超时电容器与该参考电容器相比发生更高泄漏。该电压监测器电路也包括比较器(2)，其被布置成：将该所监测的电压与该参考电容器电压比较；将该超时电容器电压与该参考电容器电压比较；以及基于所述比较在该比较器的输出端(9)上产生逻辑信号，至少在该参考电容器电压低于或等于该所监测的电压和该超时电容器电压的情况下，该逻辑信号具有第一逻辑值。

Description

电压监测器

技术领域

本发明涉及电压监测器和比较器电路，更具体地说，涉及数字电压比较器。

背景技术

常常需要能够监测电压电平，(例如)以便检测到电平变化或电平超出阈值。为此目的，通常使用比较器以便在两个电压或电流之间作出比较且视二者中的哪一者更高而输出特定的数字值。例如，如果一个电压V₊大于另一电压V_-，则此比较器可输出数字“1”(即逻辑高)，但如果反之，则输出数字“0”(即逻辑低)。

为将输入电压与多个参考电压比较，本领域中常规的做法是使用第一比较器将输入电压与一个参考电压比较，使用第二比较器将输入电压与另一个参考电压比较，以及使用布尔逻辑门(例如，逻辑或门)组合第一比较器和第二比较器的输出。然而，比较器和布尔逻辑门通常均由多个晶体管构成，且因此与例如智能电话、平板电脑和可穿戴技术等低功率应用所需的功率要求相比，此布置将具有更高的功率要求。

发明内容

申请人也了解到，当比较器用于监测仅缓慢变化的输入电压时，可能碰到参考电压漂移的问题。

当从第一方面看时，本发明提供电压监测器电路，其包括：

所监测的电压输入端；

参考电容器，被布置成能够将所监测的电压的值存储为参考电容器电压；

超时电容器，被布置成能够将所监测的电压的值存储为超时电容器电压，所述超时电容器与所述参考电容器相比发生更高泄漏；以及

比较器，被布置成：

将所监测的电压与参考电容器电压比较；

将超时电容器电压与参考电容器电压比较；以及

基于所述比较在比较器的输出端上产生逻辑信号，至少在参考电容器电压低于或等于所监测的电压及超时电容器电压的情况下，所述逻辑信号具有第一逻辑值。

所属领域的技术人员应了解本发明提供电压监测器，其通过将在特定时间所监测的电压的值存储为参考电容器电压且随后将所监测的电压的值与参考电容器电压比较而能够检测所监测的电压的电平的变化。通过给予超时电容器与参考电容器相比更高的泄漏率，设定时间限制，使得如果所监测的电压在合适的时间内尚未降到参考电容器电压以下，则超时电容器电压将降到参考电容器电压以下，这可用于触发输出逻辑信号的变化。如果所监测的电压只是缓慢下降，则此举可除去漂移的效果。

在一些实施例中，当所监测的电压或超时电容器电压降到参考电容器电压以下时，输出逻辑信号便可具有第二逻辑值。然而，在一组实施例中，比较器被布置成使得一旦所监测的电压或超时电容器电压下降到参考电容器电压以下达偏移电压，逻辑信号便具有第二逻辑值。这使得电压监测器电路允许所监测的电压出现波纹。

存在多种可能的布置方式使得超时电容器发生更高泄漏，但在一组实施例中，泄漏晶体管与超时电容器并联连接。此泄漏晶体管可有利地且可预测地提供前述“超时”功能，其中通过泄漏晶体管的泄漏电流使得超时电容器电压以受控速率缓慢下降。如所论述，如果所监测的电压(即电路输入电压)需长时间以降到参考电容器电压以下，则此举可减少有可能出现的电压漂移的问题。

在一组实施例中，参考电容器和超时电容器通过开关连接到所监测的电压输入端。所属领域的技术人员将了解此布置提供相对于存储于参考电容器上的前一取样值而随时间监测电路输入电压的方式。在一组此类实施例中，电压监测器电路包括刷新输入端，所述刷新输入端被布置成闭合开关且将参考电容器和超时电容器连接到所监测的电压输入端。此有利布置向电压监测器电路提供在需要时获得两个电容器上的电路输入电压的新样本的方式。

存在可提供上文概述的功能性的多个比较器。然而，在一组有利的实施例中，比较器包括：

第一部分，包含具有连接到参考电容器的栅极端子的第一晶体管；

第二部分，与第一部分并联，包含具有连接到所监测的电压的栅极端子的第二晶体管和具有连接到超时电容器的栅极端子的第三晶体管，其中所述第二晶体管和第三晶体管串联；以及

双稳态部分，连接到所述第一部分和第二部分且被布置成产生所述逻辑信号。

此比较器本身是新颖且创造性的，且因此当从第二方面看时本发明提供比较器，其包括：

第一部分，包含具有连接到第一输入电压下的第一输入端的栅极端子的第一晶体管；

第二部分，与第一部分并联，包含连接到第二输入电压下的第二输入的栅极端子的第二晶体管和连接到第三输入电压下的第三输入的栅极端子的第三晶体管，其中所述第二晶体管和第三晶体管串联；

双稳态部分，连接到所述第一部分和第二部分且被布置成在比较器的输出端上产生逻辑信号，至少在第一电压低于或等于第二输入电压和第三输入电压的情况下，所述逻辑信号具有第一逻辑值。

因此所属领域的技术人员应了解本发明的此方面提供可将第一输入端上的电压同时与第二输入端和第三输入端上的电压比较的独立的多输入端比较器。电流通常将不对称地流过第一部分和第二部分。在任何给定时间，更多电流将流过连接到最高电压的部分。双稳态部分随后使比较器的输出饱和到逻辑高或逻辑低。通过“堆叠”晶体管对，可在相同的比较器内作出多次比较。此有利布置可提供与使用多个比较器和布尔逻辑门的常规布置相比显著降低的功率消耗。在一些情况下，可实现降低50％。

当比较器用于本发明的第一方面时，第一输入端为参考电容器，第二输入端为所监测的电压且第三输入端为超时电容器。因此，在本发明的第一方面的上下文中应恰当地解释对第一输入端、第二输入端或第三输入端的参考。

所属领域的技术人员也将了解本发明的任一个方面可经延伸以在适当时通过将额外的串联晶体管增加到第一部分和第二部分中的每个而利用多于三个输入端。

可从节点获得输出，在所述节点处双稳态部分连接到第一部分或第二部分中的任一个。选择从何处获得输出并非必需的，其仅仅确定所实现输出的极性。在一些实施例中，输出被连接到第二部分。在此类实施例中，第一逻辑值可为逻辑低且第二逻辑值可为逻辑高值。

在一些应用中，将需要分别作出第一输入端和第二输入端与第三输入端上存在的标称电压之间的直接比较。在此情况下，如果第二输入或第三输入低于第一输入，则输出将切换到第二逻辑值(通常为第一逻辑值的相反数)逻辑信号。然而，在一组实施例中，输出不切换，除非第二输入电压或第三输入电压至少下降到第一输入电压以下达偏移电压。此实现方式可为分别在第一部分和第二部分中使用不同物理大小(例如，不同晶体管宽度)的晶体管，其产生使比较器具有内置偏移电压的固有不对称性。因此，在一组实施例中，偏移电压通过晶体管大小的比率来确定。

第一部分和第二部分可被理解为形成差分对电路的两侧。虽然有可能在第一部分内具有单一晶体管且在第二部分中具有两个晶体管，但在特定组的实施例中第一输入端连接到第四晶体管。在一组实施例中，第一晶体管和第四晶体管串联。在一组实施例中，连接第一晶体管和第四晶体管的栅极端子。通过使每一部分中的晶体管的数目保持为相同，电路可保持平衡，从而减少使用中将需补偿的比较器内的任何不合需要的偏压的风险。蒙特卡洛失配分析已展示通过以此方式布置差分对电路得到更好的性能。

在一组实施例中，比较器包括电流源。在一组实施例中，电流源连接到第一晶体管和第三晶体管的源极端子。

存在可容易地用于根据本发明所指定的晶体管的多种晶体管技术，包含双极结型晶体管(BJT)和结型栅极场效应晶体管(JFET或JUGFET)。在一组实施例中，比较器包括一个或更多个场效应晶体管(FET)。在一组实施例中，比较器包括一个或更多个金属氧化物半导体场效应晶体管(MOSFET)。在一组实施例中，第一晶体管、第二晶体管、第三晶体管及可选地第四晶体管中的一个或更多个为n沟道金属氧化物半导体(NMOS)场效应晶体管。在提供更多晶体管的地方，此等晶体管也可为NMOSFET。

所属领域的技术人员将了解本发明的范围延伸到所有此类晶体管技术，且术语“场效应晶体管”(FET)被理解为涵盖：金属绝缘半导体场效应晶体管(MISFET)；绝缘栅极场效应晶体管(IGFET)；多个栅极场效应晶体管(MuGFET)；多个独立栅极场效应晶体管(MIGFET)；具有环绕硅“鳍”装置主体的非平面双栅极场效应晶体管(FinFET)；以及本文中未明确列出的其他场效应晶体管技术。

在一组实施例中，第二晶体管的源极端子连接到第三晶体管的漏极端子。此提供第二晶体管和第三晶体管之间的串联连接且允许电流在其中流过，从而提供两个晶体管保持为“导通”(即其栅极-源极电压超出其相应的阈值电压)。

在一组实施例中，第三晶体管的源极端子连接到第一晶体管或可选地第四晶体管的源极端子。此提供比较器的第一部分和第二部分之间的并联连接。

在一组实施例中，双稳态部分包括多个晶体管。在一组实施例中，双稳态部分包括一个或更多个金属氧化物半导体场效应晶体管(MOSFET)。在一组实施例中，双稳态部分包括多个p沟道金属氧化物半导体(PMOS)场效应晶体管。包含NMOS(即第一部分和第二部分)晶体管和PMOS(即双稳态部分)晶体管的有利实施例(即使用互补型金属氧化物半导体(CMOS)场效应晶体管的实施方案)与仅使用一种类型的MOSFET或BJT的实施例相比通常具有更好的噪声电阻和功率消耗(有效的和待用的)特性，且允许实现更大的封装密度。然而，所属领域的技术人员将了解使用PMOS晶体管以用于第一部分和第二部分且使用NMOS晶体管以用于双稳态部分的替代实施方案在本发明的范围内。

在一组实施例中，双稳态部分包括：

第一双稳态部分晶体管，具有连接到第一晶体管的漏极端子的漏极端子和连接到第二晶体管的漏极端子的栅极端子；以及

第二双稳态部分晶体管，具有连接到第二晶体管的漏极端子的漏极端子和连接到第一晶体管的漏极端子的栅极端子。

此特定布置提供具有双稳态输出的比较器，即输出值将视连接到第一部分和第二部分的电压的比较而“锁存”到逻辑高或逻辑低。

在一组实施例中，双稳态部分进一步包括：

第三双稳态部分晶体管，其栅极端子和漏极端子连接到第一双稳态部分晶体管的漏极端子；以及

第四双稳态部分晶体管，其栅极端子和漏极端子连接到第二双稳态部分晶体管的漏极端子。

所属领域的技术人员应了解此等额外的晶体管各自处于二极管连接的布置中，且形成电流镜使得第一双稳态部分晶体管和第四双稳态部分晶体管形成第一电流镜，且第二双稳态部分晶体管和第三双稳态部分晶体管形成第二电流镜。

在一组实施例中，包括第一双稳态部分晶体管、第二双稳态部分晶体管、第三双稳态部分晶体管和第四双稳态部分晶体管的群组中的一个或更多个被布置成使得其相应源极端子连接到电源。

附图说明

现将参考附图仅借助于示例描述本发明的实施例，在附图中：

图1为根据本发明的实施例的三输入端比较器的电路图；

图2为包含图1的比较器的电压监测器的电路图；

图3为展示图1的三输入端比较器的输入和输出之间的关系的时序图；以及

图4为展示图2的电压监测器的超时电容器的优势的时序图。

具体实施方式

图1为根据本发明的实施例的三输入端比较器2的电路图；比较器2具有监测器输入端4、参考输入端6、超时输入端8和输出端9。

监测器输入端4连接到监测器NMOS晶体管10的栅极端子。超时输入端8连接到超时NMOS晶体管12的栅极端子。监测器晶体管10和超时晶体管12彼此并联连接，使得监测器晶体管10的源极端子连接到超时晶体管12的漏极端子。

参考输入端6连接到彼此并联连接的上部参考NMOS晶体管14和下部参考NMOS晶体管16的栅极端子，使得上部参考晶体管14的源极端子连接到下部参考晶体管16的漏极端子。应了解标志“上部”和“下部”仅用作标记且不承载任何其他内涵。

晶体管10、12、14、16经制造使得电路的一侧上的监测器晶体管10和超时晶体管12具有比电路的另一侧上的参考晶体管14、16大N倍的物理宽度(其中N不必为整数)。在一个特定示例中，将N选择为2.75(对应于11:4的比率)，从而提供具有75mV的内置偏移的比较器。

超时晶体管12和下部参考晶体管16的源极端子彼此连接且连接到电流源28。

第一双稳态部分PMOS晶体管20被布置成使得其源极端子连接到电源轨18，其漏极端子连接到监测器晶体管10的漏极端子，且其栅极端子连接到上部参考晶体管14的漏极端子。

第二双稳态部分PMOS晶体管22被布置成使得其源极端子连接到电源轨18，其漏极端子连接到上部参考晶体管14的漏极端子，且其栅极端子连接到监测器晶体管10的漏极端子。

第三双稳态部分PMOS晶体管24经连接使得其源极端子连接到电源轨18且其栅极端子和漏极端子连接到监测器晶体管10的漏极端子和第二双稳态部分晶体管22的栅极端子。

第四双稳态部分PMOS晶体管26经连接使得其源极端子连接到电源轨18且其栅极端子和漏极端子连接到上部参考晶体管14的漏极端子和第一双稳态部分晶体管20的栅极端子。

虽然此特定实施方案利用来自节点15的单端输出，实际上输出必须经进一步放大以在输出端9处获取轨对轨逻辑信号。此情形可使用反相放大器来实现，因为随着监测器输入端4处和/或超时输入端8处的电压降到参考输入端6处的电压以下，节点15处的电压变得更负。为易于说明，此情形被简单地展示为反相器13，其获得节点15处的电压且将其变为输出端9处的正确极性的逻辑信号。在替代实施方案中，来自比较器2的输出为不同的且在节点15(反相输出)和监测器晶体管10的漏极端子(非反相输出)上获得所述输出。此差分信号随后被馈送到第二放大级中，所述第二放大级将所述差分信号转换为轨对轨逻辑信号。

如现在将解释，在使用中，比较器2进行操作使得只要监测器输入端4或超时输入端8处的电压下降到参考输入端6处的电压以下超过内置偏移(在此示例中为如上文所提及的75mV)，输出端9就被设定成逻辑高。当此情形发生时，电流将不对称地流过比较器的每一侧。确切地说，尽管物理大小不同，但与流过监测器晶体管10和超时晶体管12的电流相比，流过上部参考NMOS晶体管14和下部参考NMOS晶体管16的电流会更大。因此，双稳态部分PMOS晶体管20、22、24、26使比较器2的输出端9饱和到逻辑高。

类似地，如果监测器输入端4和超时输入端8处的电压与参考输入端6处的电压相同，或与其的差距小于偏移电压，则与流过上部参考NMOS晶体管14和下部参考NMOS晶体管16的电流相比，流过监测器晶体管10和超时晶体管12的电流会更大。因此，双稳态部分PMOS晶体管20、22、24、26使比较器2的输出端9饱和到逻辑低。

图2为包含图1的比较器2的电压监测器30的电路图。电压监测器30也包含参考电容器32和超时电容器34。参考电容器32上的电压将参考输入端6提供到比较器2；超时电容器34上的电压将超时输入端8提供到比较器2；以及电路42的所监测的输入端将监测器输入端4提供到比较器2。

“泄露”晶体管36二极管连接到超时电容器34上，其漏极连接到电容器34的一侧且其源极和栅极连接到另一侧(且因此直接接地或通过低连接电路接地)。此情形造成电荷从超时电容器34受控地泄漏，如下文将描述。

第一开关38和第二开关40选择性地将所监测的电压输入端42分别连接到超时电容器34和参考电容器32。

在使用中通过外部逻辑(未展示)控制的刷新信号44操作以在固定时间闭合第一开关38和第二开关40，使得参考电容器32和超时电容器34连接到所监测的输入电压42足够长以将电容器32、34充电至瞬时输入电压42。刷新信号44随后再次降低，打开开关38、40。此时输出端9处于逻辑低。

泄漏晶体管36容许有小泄漏电流流过。这使超时电容器34上的电压随时间缓慢降低。如下文参考图4进一步所解释，如果所监测的输入电压42需长时间以降至参考输入端6上的电压以下，则此举防止有可能出现的电压漂移的问题。

如果所监测的输入端42处或超时电容器34上的电压下降到参考电容器32上的电压以下超过内置偏移(例如如上文所陈述的75mV)，则如上文参考图1所解释，输出端9被设定成逻辑高。当输出端9被设定成逻辑高时，刷新信号44也被设定成逻辑高，由此重新启动上文所描述的操作。

图3为展示图1的三输入端比较器2的输入端4、6、8和输出端9之间关系的时序图。在初始时间100，将监测器输入端4、参考输入端6和超时输入端8均充电到所监测的电路输入电压42的值且因此为大体上相同的。

在后续时间102，监测器输入端4上的电压已降到阈值11以下，其如上文所描述比参考输入端6上的电压小75mV。根据比较器电路2的操作，此时输出端9上的信号自逻辑低转变为逻辑高。

监测器输入端4上的电压随后在时间104升到阈值11以上，使得输出端9上的信号恢复到逻辑低。

随后，在时间106，超时输入端8上的电压已降到阈值11以下。再次，比较器2如先前所描述操作，且输出信号9再次转变为逻辑高。

图4为展示图2的电压监测器30的超时电容器34的优势的时序图。在此实例中，监测器输入端4以缓慢速率下降，使得参考输入端6上的电压开始漂移。这归因于参考电容器32上的泄漏。因此，即使监测器输入端4上的电压降到比其原始值低不止75mV的值(即在初始时间200存储于参考电容器32上的值)，尽管其已超出预期阈值11，比较器2也不会在输出端9处转变为逻辑高。

然而，由于泄漏晶体管36，超时电容器34与参考电容器32相比以更大速率泄漏电流。这使得超时输入端8上的电压以已知方式下降，使得在时间202，即使监测器输入端4上的电压尚未下降到参考输入端6上的电压以下超过75mV，输出端9也将进行到逻辑高的转变。如先前所提及，这将导致监测电路的刷新(在电容器32、34上存储新值)。

因此将见到适合于低功率应用的电压监测器电路和相关联的三输入端比较器已被描述，其允许相对于阈值而监测下降的电压，同时防止可引起漂移的问题。虽然已详细地描述具体实施例，但所属领域的技术人员应了解使用本文中所陈述的本发明的原理可能作出许多变化和修改。

Claims (22)

1.一种电压监测器电路，包括：

所监测的电压输入端；

参考电容器，被布置成能够将所监测的电压的值存储为参考电容器电压；

超时电容器，被布置成能够将所述所监测的电压的值存储为超时电容器电压，所述超时电容器与所述参考电容器相比发生更高泄漏；以及

比较器，被布置成：

将所述所监测的电压与所述参考电容器电压比较；

将所述超时电容器电压与所述参考电容器电压比较；以及

基于所述比较在所述比较器的输出端上产生逻辑信号，至少在所述参考电容器电压低于或等于所述所监测的电压和所述超时电容器电压的情况下，所述逻辑信号具有第一逻辑值。

2.根据权利要求1所述的电压监测器电路，其中所述比较器被布置成使得一旦所述所监测的电压或所述超时电容器电压下降到所述参考电容器电压以下达偏移电压，所述逻辑信号便具有第二逻辑值。

3.根据权利要求1或2所述的电压监测器电路，包括与所述超时电容器并联连接的泄漏晶体管。

4.根据权利要求1、2或3所述的电压监测器电路，其中所述参考电容器和所述超时电容器通过开关连接到所述所监测的电压输入端。

5.根据权利要求4所述的电压监测器电路，其中所述电压监测器电路包括被布置成闭合所述开关且将所述参考电容器和所述超时电容器连接到所述所监测的电压输入端的刷新输入端。

6.根据前述权利要求中任一项所述的电压监测器电路，其中所述比较器包括：

第一部分，包含具有连接到所述参考电容器的栅极端子的第一晶体管；

第二部分，与所述第一部分并联，包含具有连接到所述所监测的电压的栅极端子的第二晶体管和具有连接到所述超时电容器的栅极端子的第三晶体管，其中所述第二晶体管和第三晶体管串联；以及

双稳态部分，连接到所述第一部分和第二部分且被布置成产生所述逻辑信号。

7.根据权利要求6所述的电压监测器电路，其中所述参考电容器连接到第四晶体管。

8.一种比较器，包括：

第一部分，包含具有连接到第一输入电压下的第一输入端的栅极端子的第一晶体管；

第二部分，与所述第一部分并联，包含具有连接到第二输入电压下的第二输入端的栅极端子的第二晶体管和具有连接到第三输入电压下的第三输入端的栅极端子的第三晶体管，其中所述第二晶体管和第三晶体管串联；

双稳态部分，连接到所述第一部分和第二部分且被布置成在所述比较器的输出端上产生逻辑信号，至少在所述第一电压低于或等于所述第二输入电压和所述第三输入电压的情况下，所述逻辑信号具有第一逻辑值。

9.根据权利要求8所述的比较器，被布置成使得一旦所述第二输入电压或所述第三输入电压下降到所述第一输入电压以下达偏移电压，所述逻辑信号便具有第二逻辑值。

10.根据权利要求2或9所述的电压监测器电路或比较器，其中所述偏移电压通过晶体管大小的比率来确定。

11.根据权利要求6到10中任一项所述的电压监测器电路或比较器，其中所述输出端连接到所述第二部分。

12.根据权利要求8到11中任一项所述的电压监测器电路或比较器，其中所述第一输入端连接到第四晶体管。

13.根据权利要求7或12所述的电压监测器电路或比较器，其中所述第一晶体管和第四晶体管串联。

14.根据权利要求7、12或13中任一项所述的电压监测器电路或比较器，其中所述第一晶体管和第四晶体管的所述栅极端子彼此连接。

15.根据权利要求6到14中任一项所述的电压监测器电路或比较器，其中所述比较器包括电流源。

16.根据权利要求15所述的电压监测器电路或比较器，其中所述电流源连接到所述第一晶体管和第三晶体管的源极端子。

17.根据权利要求6到16中任一项所述的电压监测器电路或比较器，其中所述第一晶体管、第二晶体管、第三晶体管或第四晶体管中的一个或更多个为n沟道金属氧化物半导体(NMOS)场效应晶体管。

18.根据权利要求6到17中任一项所述的电压监测器电路或比较器，其中所述第二晶体管的源极端子连接到所述第三晶体管的漏极端子。

19.根据权利要求6到18中任一项所述的电压监测器电路或比较器，其中所述第三晶体管的源极端子连接到所述第一晶体管或所述第四晶体管的源极端子。

20.根据权利要求6到19中任一项所述的电压监测器电路或比较器，其中所述双稳态部分包括：

第一双稳态部分晶体管，具有连接到所述第一晶体管的漏极端子的漏极端子和连接到所述第二晶体管的漏极端子的栅极端子；以及

第二双稳态部分晶体管，具有连接到所述第二晶体管的漏极端子的漏极端子和连接到所述第一晶体管的漏极端子的栅极端子。

21.根据权利要求20所述的电压监测器电路或比较器，其中所述双稳态部分进一步包括：

第三双稳态部分晶体管，其栅极端子和漏极端子连接到所述第一双稳态部分晶体管的所述漏极端子；以及

第四双稳态部分晶体管，其栅极端子和漏极端子连接到所述第二双稳态部分晶体管的所述漏极端子。

22.根据权利要求20或21所述的电压监测器电路或比较器，其中包括所述第一双稳态部分晶体管、第二双稳态部分晶体管、第三双稳态部分晶体管和第四双稳态部分晶体管的群组中的一个或更多个被布置成使得其相应源极端子连接到电源。