CN107807863A - 一种在AC掉电后保护CPU Cache数据的方法及系统 - Google Patents

一种在AC掉电后保护CPU Cache数据的方法及系统 Download PDF

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Abstract

本发明公开了一种在AC掉电后保护CPU Cache数据的方法，包括：CPLD在接收到AC掉电信息后，向CPU发送数据保护命令；CPU在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程。本发明提供的方法在无需更改非易失性存储介质的读写性能的前提下，只需在AC掉电后增加将CPU Cache中的数据刷到非易失性存储介质中的过程，即可在AC掉电后有效保护CPU Cache中的数据，从而实现了既保护CPU Cache中的数据不丢失，又不影响NVDIMM‑N或其他非易失性存储介质的读写性能，减小了延迟。本发明还公开了一种在AC掉电后保护CPU Cache数据的系统，同样具有上述有益效果，在此不再赘述。

Description

一种在AC掉电后保护CPU Cache数据的方法及系统
技术领域
本发明涉及存储技术领域，特别是涉及一种在AC掉电后保护CPU Cache数据的方法及系统。
背景技术
在大数据时代，数据的价值越来越高，如何保护数据不丢失是技术人员一直在努力研究的技术问题。在之前的很多设计中，通常采用电池备份单元BBU进行掉电后的数据保护，但是BBU中的电池模块通常体积庞大，需要额外增加结构的尺寸，且充电时间较长。现在NVDIMM-N，AEP(Apache Pass)和其他非易失性存储介质越来越收到大家的青睐。如NVDIMM-N，在AC掉电后，系统启动ADR(Asynchronous DRAM Refresh)流程，将AC掉电的信息通知给CPU，CPU将ADR safe zone中的数据刷到DRAM中，这样NVDIMM-N可以依靠超级电容的供电，将DRAM中的数据刷到Nand flash中以保证数据不丢失。
但是根据目前Intel ADR功能，ADR safe zone的数据并不包括CPU Cache，因此CPU Cache的数据在掉电后不能得到有效的保护，这样就导致了我们在使用NVDIMM-N或其他非易失性存储介质时需要采取一些措施来避免CPU Cache中的数据丢失。现在解决方法有将CPU的写模式改为非透写模式，即写数据不经过CPU Cache，写到DRAM后才返回写完成信号，这样虽然在掉电后不会丢失CPU Cache中的数据，但是会增加写延迟；还有一种方法是通过Intel的指令控制CPU Cache中的数据写到DRAM后再返回，这种方法虽然在掉电后能保证CPU Cache中的数据在之前已经发到DRAM里，且相对于上一种方法延迟会小一些，但是相对于正常的透写模式还是会增加延迟。
因此，如何在AC掉电后保护CPU Cache中的数据不丢失，且不影响NVDIMM-N或其他非易失性存储介质的读写性能，减小延迟，是本领域技术人员需要解决的技术问题。
发明内容
本发明的目的是提供一种在AC掉电后保护CPU Cache数据的方法，用于在AC掉电后保护CPU Cache中的数据不丢失，且不影响NVDIMM-N或其他非易失性存储介质的读写性能，减小延迟。
为解决上述技术问题，本发明提供一种在AC掉电后保护CPU Cache数据的方法，包括：
CPLD在接收到AC掉电信息后，向CPU发送数据保护命令；
所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程。
可选地，在所述CPLD在接收到所述AC掉电信息之后，还包括：
所述CPLD启动计预设时间的计时器；
所述计时器计时完成后，向集成南桥PCH发出ADR驱动指令以便所述集成南桥PCH控制进行所述后续ADR流程。
可选地，所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程具体包括：
所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到所述非易失存储介质中；
判断所述CPU Cache中的数据是否全部刷到所述非易失存储介质中；
若是，则进行所述后续ADR流程；
若否，则继续将所述CPU Cache中的数据刷到所述非易失存储介质中。
可选地，还包括：
在所述AC通电时，定时将所述CPU Cache中的数据刷到所述非易失存储介质中。
可选地，所述非易失存储介质具体为NVDIMM-N；
相应的，所述将所述CPU Cache中的数据刷到非易失存储介质中具体为将所述CPUCache中的数据刷到所述NVDIMM-N的DRAM中；
所述后续ADR流程具体为：将ADR safe zone中的数据刷到所述DRAM中，刷完后，将所述DRAM中的数据刷到所述NVDIMM-N的Nand flash中。
可选地，所述非易失存储介质具体为AEP；
相应的，所述将所述CPU Cache中的数据刷到非易失存储介质中具体为将所述CPUCache中的数据刷到所述AEP的非易失存储器NVM中；
所述后续ADR流程具体为：将ADR safe zone中的数据刷到所述非易失存储器NVM中。
为解决上述技术问题，本发明提供一种在AC掉电后保护CPU Cache数据的系统，包括：
CPLD，用于在接收到AC掉电信息后，向CPU发送数据保护命令；
所述CPU，用于在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到非易失存储介质中，以便刷完后继续控制进行后续ADR流程。
可选地，所述CPLD还用于在接收到所述AC掉电信息之后，启动计预设时间的计时器，并在所述计时器计时完成后，向集成南桥PCH发出ADR驱动指令以便所述集成南桥PCH控制进行所述后续ADR流程。
可选地，所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程具体包括：
所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到所述非易失存储介质中；
判断所述CPU Cache中的数据是否全部刷到所述非易失存储介质中；
若是，则继续进行所述ADR流程；
若否，则继续将所述CPU Cache中的数据刷到所述非易失存储介质中。
可选地，所述CPU还用于在所述AC通电时，定时将所述CPU Cache中的数据刷到所述非易失存储介质中。
本发明所提供的在AC掉电后保护CPU Cache数据的方法，包括：CPLD在接收到AC掉电信息后，向CPU发送数据保护命令；CPU在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程。本发明提供的方法在无需更改非易失性存储介质的读写性能的前提下，只需在AC掉电后增加将CPU Cache中的数据刷到非易失性存储介质中的过程，即可在AC掉电后有效保护CPU Cache中的数据，从而实现了既保护CPU Cache中的数据不丢失，又不影响NVDIMM-N或其他非易失性存储介质的读写性能，减小了延迟。本发明提供的在AC掉电后保护CPU Cache数据的系统，同样具有上述有益效果，在此不再赘述。
附图说明
为了更清楚的说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的第一种在AC掉电后保护CPU Cache数据的方法的流程图；
图2为本发明实施例提供的第二种在AC掉电后保护CPU Cache数据的方法的流程图；
图3为本发明实施例提供的一种步骤S11对应的流程图；
图4为本发明实施例提供的第三种在AC掉电后保护CPU Cache数据的方法的流程图；
图5为本发明实施例提供的一种在AC掉电后保护CPU Cache数据的系统的示意图。
具体实施方式
本发明的核心是提供一种在AC掉电后保护CPU Cache数据的方法，用于在AC掉电后保护CPU Cache中的数据不丢失，且不影响NVDIMM-N或其他非易失性存储介质的读写性能，减小延迟。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的第一种在AC掉电后保护CPU Cache数据的方法的流程图。如图1所示，在AC掉电后保护CPU Cache数据的方法包括：
S10：CPLD在接收到AC掉电信息后，向CPU发送数据保护命令；
S11：CPU在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程。
在具体实施中，对于步骤S10来说，在AC掉电后，供电模块PSU将AC掉电信息(ACfail)发送至CPLD，CPLD再向CPU发送数据保护命令，数据保护命令中包括命令CPU将CPUCache中的数据刷到非易失存储介质中。
对于步骤S11来说，CPU收到数据保护命令后，利用AC掉电后系统剩余电量，将CPUCache中的数据刷到非易失存储介质中，刷完后，即可进行后续ADR流程。
这里的后续ADR流程即现有技术中的ADR流程，通常可由集成南桥PCH来控制进行，具体流程可参见背景技术中的描述。
如果非易失存储介质具体为NVDIMM-N，NVDIMM-N具有DRAM和Nand flash，前者数据保存速度快，但是掉电后数据会丢失，后者数据保存速度慢，但掉电后数据不会丢失。则步骤S11具体为将CPU Cache中的数据刷到NVDIMM-N的DRAM中；后续ADR流程具体为：将ADRsafe zone中的数据刷到DRAM中，刷完后，NVDIMM-N可依靠自身的超级电容供电，将DRAM中的数据刷到Nand flash中。
如果非易失存储介质具体为AEP，AEP具有非易失存储器NVM，其数据保存速率在DRAM和Nand flash之间。则步骤S11具体为将所述CPU Cache中的数据刷到所述AEP的非易失存储器NVM中；后续ADR流程具体为：将ADR safe zone中的数据刷到非易失存储器NVM中。
本发明实施例提供的在AC掉电后保护CPU Cache数据的方法，包括：CPLD在接收到AC掉电信息后，向CPU发送数据保护命令；CPU在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程。本发明提供的方法在无需更改非易失性存储介质的读写性能的前提下，只需在AC掉电后增加将CPU Cache中的数据刷到非易失性存储介质中的过程，即可在AC掉电后有效保护CPU Cache中的数据，从而实现了既保护CPU Cache中的数据不丢失，又不影响NVDIMM-N或其他非易失性存储介质的读写性能，减小了延迟。
图2为本发明实施例提供的第二种在AC掉电后保护CPU Cache数据的方法的流程图。如图2所示，在上述实施例的基础上，在另一实施例中，在步骤S10中的CPLD在接收到所述AC掉电信息之后，还包括：
S20：CPLD启动计预设时间的计时器；
S21：计时器计时完成后，向集成南桥PCH发出ADR驱动指令以便集成南桥PCH控制进行后续ADR流程。
需要说明的是，步骤S20和步骤S21相当于步骤S10和步骤S11的一种具体实施方式，即通过CPLD启动计时器来控制将CPU Cache中的数据刷到非易失存储介质中的时间。
在具体实施中，对于步骤S20来说，CPLD可以在向CPU发送数据保护命令之前启动计时器，也可以在在向CPU发送数据保护命令之后启动计时器。计时器的预设时间的设置，要考虑到实际中将CPU Cache中的数据刷到非易失存储介质中的平均时间，预设时间要大于或者等于这个时间，但是又不能过大，因为在AC掉电后系统剩余电量有限，还要利用这些剩余电量将ADR safe zone中的数据刷到非易失存储介质中。
对于步骤S21来说，计时器计时完成后，CPLD向集成南桥PCH发送ADR驱动指令(ADRTrigger)，集成南桥PCH再向CPU发送启动后续ADR流程的指令。在将ADR safe zone中的数据刷到非易失存储介质中后，集成南桥PCH向非易失存储介质发送ADR Complete信号，然后系统关机。如果非易失性存储介质是NVDIMM-N，则在将ADR safe zone中的数据刷到DRAM中后，集成南桥PCH向NVDIMM-N发送ADR Complete信号，然后系统关机，NVDIMM-N依靠自身的超级电容供电，将DRAM中的数据刷到Nand flash中，刷完后NVDIMM-N下电。如果非易失性存储介质是ARP，则在将ADR safe zone中的数据刷到NVM后，集成南桥PCH向AEP发送ADRComplete信号，然后系统关机，这是AEP也可以下电了。
本发明实施例提供的在AC掉电后保护CPU Cache数据的方法，通过CPLD启动计时器来控制将CPU Cache中的数据刷到非易失存储介质中的时间，提供了一种保存CPU Cache数据的简单方法，易于实施，无需改变硬件电路。
图3为本发明实施例提供的一种步骤S11对应的流程图。如图3所示，在本发明实施例提供的第一种在AC掉电后保护CPU Cache数据的方法的基础上，在另一实施例中，步骤S11具体包括：
S30：CPU在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中。
S31：判断CPU Cache中的数据是否全部刷到非易失存储介质中；若是，则进入步骤S32；若否，则进入步骤S33。
S32：进行后续ADR流程。
S33：继续将CPU Cache中的数据刷到非易失存储介质中。
需要说明的是，在步骤S33中将CPU Cache中的数据刷到非易失存储介质中的同时，继续步骤S31中的判断，即如果数据没刷完，则保持等待和判断。
本发明实施例与上一个发明实施例属于并列关系，为了防止使用计时器控制将CPU Cache中的数据刷到非易失存储介质中的时间导致计时器计时完毕后数据还没有刷完的情况，可以在CPU中预设一个指令，用于在将CPU Cache中的数据刷到非易失存储介质中时定时检查数据是否刷完，刷完后再进行后续ADR流程，可以保证将CPU Cache中的全部数据刷到非易失存储介质中。
本发明实施例提供的在AC掉电后保护CPU Cache数据的方法，在将CPU Cache中的数据刷到非易失存储介质中时判断数据是否刷完，直到判断数据刷完后才继续进行后续ADR流程。这样可以保证将CPU Cache中的全部数据刷到非易失存储介质中。
图4为本发明实施例提供的第三种在AC掉电后保护CPU Cache数据的方法的流程图。如图4所示，在上述实施例的基础上，在另一实施例中，在AC掉电后保护CPU Cache数据的方法还包括：
S40：在AC通电时，定时将CPU Cache中的数据刷到非易失存储介质中。
需要说明的是，步骤S40与其他步骤没有顺序关系。
为了避免AC掉电后系统剩余电量不足以支持将CPU Cache中的全部数据刷到非易失存储介质中，可以在AC通电时，定时或者在系统不繁忙时将CPU Cache中的数据刷到非易失存储介质中，这样在AC掉电后，可以将CPLD的计时器的预设时间设置短一些，或者用检查数据是否刷完的方式，都可以缩短将CPU Cache中的数据刷到非易失存储介质中的时间。
本发明实施例提供的在AC掉电后保护CPU Cache数据的方法，还包括在AC通电时，定时将CPU Cache中的数据刷到非易失存储介质中，从而避免AC掉电后系统电量不足以支撑将CPU Cache中的全部数据刷到非易失存储介质中造成的数据未刷完的情况。
上文详述了在AC掉电后保护CPU Cache数据的方法对应的各个实施例，在此基础上，本发明还公开了与上述方法对应的在AC掉电后保护CPU Cache数据的系统。
图5为本发明实施例提供的一种在AC掉电后保护CPU Cache数据的系统的示意图。如图5所示，在AC掉电后保护CPU Cache数据的系统包括：
CPLD 501，用于在接收到AC掉电信息后，向CPU 502发送数据保护命令；
CPU 502，用于在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中，以便刷完后继续控制进行后续ADR流程。
由于系统部分的实施例与方法部分的实施例相互对应，因此系统部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
本发明实施例提供的在AC掉电后保护CPU Cache数据的系统，包括：CPLD，用于在接收到AC掉电信息后，向CPU 502发送数据保护命令；CPU，用于在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中，以便刷完后继续控制进行后续ADR流程。本发明提供的方法在无需更改非易失性存储介质的读写性能的前提下，只需在AC掉电后增加将CPU Cache中的数据刷到非易失性存储介质中的过程，即可在AC掉电后有效保护CPUCache中的数据，从而实现了既保护CPU Cache中的数据不丢失，又不影响NVDIMM-N或其他非易失性存储介质的读写性能，减小了延迟。
在上述实施例的基础上，在另一实施例中，CPLD 501还用于在接收到AC掉电信息之后，启动计预设时间的计时器，并在计时器计时完成后，向集成南桥PCH发出ADR驱动指令以便集成南桥PCH控制进行后续ADR流程。
在上述实施例的基础上，在另一实施例中，CPU 502在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程具体包括：
CPU 502在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中；
判断CPU Cache中的数据是否全部刷到非易失存储介质中；
若是，则继续进行ADR流程；
若否，则继续将CPU Cache中的数据刷到非易失存储介质中。
在上述实施例的基础上，在另一实施例中，CPU 502还用于在AC通电时，定时将CPUCache中的数据刷到非易失存储介质中。
由于系统部分的实施例与方法部分的实施例相互对应，因此系统部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的方法及系统，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，功能调用装置，或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本发明所提供的一种在AC掉电后保护CPU Cache数据的方法及系统进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种在AC掉电后保护CPU Cache数据的方法，其特征在于，包括：
CPLD在接收到AC掉电信息后，向CPU发送数据保护命令；
所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程。
2.根据权利要求1所述的方法，其特征在于，在所述CPLD在接收到所述AC掉电信息之后，还包括：
所述CPLD启动计预设时间的计时器；
所述计时器计时完成后，向集成南桥PCH发出ADR驱动指令以便所述集成南桥PCH控制进行所述后续ADR流程。
3.根据权利要求1所述的方法，其特征在于，所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程具体包括：
所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到所述非易失存储介质中；
判断所述CPU Cache中的数据是否全部刷到所述非易失存储介质中；
若是，则进行所述后续ADR流程；
若否，则继续将所述CPU Cache中的数据刷到所述非易失存储介质中。
4.根据权利要求1所述的方法，其特征在于，还包括：
在所述AC通电时，定时将所述CPU Cache中的数据刷到所述非易失存储介质中。
5.根据权利要求1所述的方法，其特征在于，所述非易失存储介质具体为NVDIMM-N；
相应的，所述将所述CPU Cache中的数据刷到非易失存储介质中具体为将所述CPUCache中的数据刷到所述NVDIMM-N的DRAM中；
所述后续ADR流程具体为：将ADR safe zone中的数据刷到所述DRAM中，刷完后，将所述DRAM中的数据刷到所述NVDIMM-N的Nand flash中。
6.根据权利要求1所述的方法，其特征在于，所述非易失存储介质具体为AEP；
相应的，所述将所述CPU Cache中的数据刷到非易失存储介质中具体为将所述CPUCache中的数据刷到所述AEP的非易失存储器NVM中；
所述后续ADR流程具体为：将ADR safe zone中的数据刷到所述非易失存储器NVM中。
7.一种在AC掉电后保护CPU Cache数据的系统，其特征在于，包括：
CPLD，用于在接收到AC掉电信息后，向CPU发送数据保护命令；
所述CPU，用于在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到非易失存储介质中，以便刷完后继续控制进行后续ADR流程。
8.根据权利要求7所述的系统，其特征在于，所述CPLD还用于在接收到所述AC掉电信息之后，启动计预设时间的计时器，并在所述计时器计时完成后，向集成南桥PCH发出ADR驱动指令以便所述集成南桥PCH控制进行所述后续ADR流程。
9.根据权利要求7所述的系统，其特征在于，所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程具体包括：
所述CPU在接收到所述数据保护命令后，将所述CPU Cache中的数据刷到所述非易失存储介质中；
判断所述CPU Cache中的数据是否全部刷到所述非易失存储介质中；
若是，则继续进行所述ADR流程；
若否，则继续将所述CPU Cache中的数据刷到所述非易失存储介质中。
10.根据权利要求7所述的系统，其特征在于，所述CPU还用于在所述AC通电时，定时将所述CPU Cache中的数据刷到所述非易失存储介质中。
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