CN107799140A - 用于向或从存储器传送数据的方法和装置 - Google Patents

用于向或从存储器传送数据的方法和装置 Download PDF

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Abstract

公开了用于向或从存储器传送数据的方法和装置。披露了一种用于在存储器的地址处读取或写入数据的方法。该数据包括各自具有多位的多个连续字。与时钟信号同步地向或从该存储器传送这些字，从而使得每个字在该时钟信号的一个周期内被传送。通过将逻辑函数应用于每个字的位来对这些位进行加扰或解扰。该逻辑函数对于加扰和解扰是完全相同的并且利用位密钥，该位密钥专用于该字并且对于加扰和解扰是完全相同的。每个位密钥来自基于该地址生成的伪随机序列。

Description

用于向或从存储器传送数据的方法和装置
相关申请的交叉引用
本申请要求于2016年9月5日提交的法国专利申请号1658232的优先权，该申请在本文中通过引用合并于此。
技术领域
本发明的不同实施例及其实现方式涉及集成电路，具体地涉及用于在从或向存储器系统(如双数据速率存储器)传送数据的过程中衰减电磁干扰效应的方法和装置。
背景技术
对双数据速率(或DDR)存储器(例如具有双数据速率的同步动态RAM存储器(SDRAM))的访问一般是通过并行高数据速率链路来实现的。
对DDR存储器中的数据进行写入和读取通常是通过向或从连续的存储器位置传送一组若干字来执行的，每个字是在一个时钟信号周期内传送的。
每个字包括若干位(一般为16位或32位)并且在包括一样多的位线的并行链路上在一个时钟周期内被传送。所述传送(或根据通常采用的术语为“突发”)例如根据BL8(‘突发长度8’)协议包括8个连续字或者根据BL16包括16个连续字。
因此，在该链路的任何给定位线上，尤其是在重复存储同一数据的情况下，可以从一次传送到另一次传送来重复水平模式。
这种水平重复(换言之，在链路的位线上重复相同的模式)可能通过共振产生由高数据速率并行链路辐射的频谱功率密度突增。
由于在DDR存储器中实现的高数据传送频率，这些能量尖峰在由邻近电子系统(如通常是例如Wi-Fi类型的射频电信天线或者任何其他系统)使用的频率处会引起电磁干扰(或EMI)效应。
用于衰减EMI效应的当前解决方案具有以下缺点：降低传输性能特性(如，例如，‘转换速率’控制)、仅对时钟信号有效(如，例如，‘扩展频谱’技术)、或者生产成本高(如，例如，电磁屏蔽)。
在专利申请US 2009/0086972 A1中已经提供了一种用于对传送数据进行加扰、旨在通过根据“0”和“1”的平衡分布来对每个字的位进行竖直加扰从而减少电源变化的解决方案，但是没有解决由数据模式的水平重复产生的电磁干扰效应。
发明内容
由于这个原因，根据不同实施例及其实现方式，提供了一种用于对来自这种原因的电磁干扰效果进行衰减的简单、有效且廉价的解决方案。
根据一个方面，提供了一种用于在存储器的地址处写入或读取数据的方法。该数据包括各自具有若干位的若干个连续字。该方法包括以时钟信号的节拍(Cadence)向或从该存储器传送这些字。每个字是在时钟信号的一个周期内传送的。通过将第一逻辑函数应用于每个字的位来对这些字的位进行加扰或解扰。第一逻辑函数对于加扰和解扰是完全相同的。该方法利用位密钥，该位密钥专用于该字并且对于加扰和解扰完全相同。每个位密钥来自基于该地址生成的伪随机序列。
在写入时应用加扰，并且在读取时应用解扰。然而，由于在加扰过程和在解扰过程中使用相同的第一逻辑函数和相同的位密钥，所以解扰等效于加扰。
换言之，加扰/解扰水平地应用于并行链路的位线，将写入或读取数据值的地址用作为根，有利地避免了对存储器设计或对用于实现加扰衰减电磁干扰效应的读写请求进行任何修改。
通过应用利用专用于每个字的位密钥的第一逻辑函数而获得的水平加扰允许对来自数据模式的水平重复的电磁干扰效应进行限制。的确，根据这个方面，在线上连续传送的位彼此不相关。
因此，在BL8和BL16中，在多于90％的情况下，在蜂窝电信信道中干扰的能量尖峰可以衰减超过20dB，并且在BL16中，在100％的情况下，在5Ghz Wi-Fi信道中干扰的能量尖峰可以衰减超过20dB。
根据一个实施例，将异或函数用作为第一逻辑函数。
通过对合，有利地采用具有参数的变量的异或函数，其中在写入和读取操作中使用的地址作为参数，以便使对数据读取过程进行解扰的实现与对数据写入过程进行加扰的实现严格地完全相同。
根据一个实施例，该方法包括以获得初始化字的方式将第二逻辑函数应用于该地址的位，并且该伪随机序列是由具有并行线性反馈的移位寄存器生成的，并且该移位寄存器利用该初始化字被初始化，该初始化字的大小等于该具有并行线性反馈的移位寄存器的多项式大小。
的确，线性反馈移位寄存器的多项式大小小于地址大小可能是有利的，尤其是以便使完全相同位的最大可能序列最小化。
因此，该初始化字的大小有利地小于该地址的大小。
在此方面，该第二逻辑函数例如是应用在该地址的第一位组与第二位组之间的异或逻辑函数。
例如，最高有效位(即，构成该地址的位的最高有效的一半)形成第一位组，并且最低有效位(即，构成该地址的位的最低有效的一半)形成第二位组。
此外，有可能的是，在给定的线性反馈移位寄存器处并且在给定的初始化字处，所生成的伪随机序列在其第一项中与另一个初始化字相同。因此，根据一个实施例，有利的是在将其项用作为位密钥之前在其整个长度上将反馈应用于该线性反馈移位寄存器。
换言之，这些位密钥有利地来自该伪随机序列的项，这些项具有比该初始化字的大小更大的秩。
线性反馈移位寄存器的并行化有利地允许同时计算伪随机序列的这些项，而不是递归地计算通常串行设计的这些项。
然而，由于并行化的潜在复杂性，计算伪随机序列的某些项可能要求经过多个逻辑门，这在单个时钟周期内不能实行。
因此，至少生成专用于所传送的第一字的位密钥有利地是在紧挨着传送位密钥所专用于的字的时钟信号周期的前一个时钟信号周期内执行的。
此外，生成专用于并非所传送的第一字的字的至少一个位密钥可以是在传送位密钥所专用于的字的时钟周期之前的若干个时钟信号周期上执行的。
根据另一个方面，一种装置包括传送电路，该传送电路被配置成用于在具有地址的存储器位置处写入或读取数据。该数据包括各自具有若干位的若干个连续字。该读取或写入是通过以时钟信号的节拍向或从该存储器传送这些字来执行的。每个字是在时钟信号的一个周期内传送的。该装置还包括加扰/解扰电路，该加扰/解扰电路包括信号发生器和第一逻辑电路，该信号发生器被配置成用于基于该地址生成伪随机序列，该第一逻辑电路被配置成用于利用位密钥将第一逻辑函数应用于每个字的该多位，该位密钥对应地专用于每个字并且来自该伪随机序列。
根据一个实施例，该第一逻辑电路被配置成用于应用第一逻辑异或函数。
根据一个实施例，该装置包括第二逻辑电路，该第二逻辑电路被配置成用于以获得初始化字的方式将第二逻辑函数应用于该地址的位，并且其中该信号发生器包括具有并行线性反馈的移位寄存器，该移位寄存器被配置以便利用该初始化字被初始化，该初始化字的大小等于该具有并行线性反馈的移位寄存器的多项式大小。
有利地，该初始化字的大小小于该地址的大小。
根据一个实施例，该第二逻辑函数是位对位地应用于该地址的第一位组与第二位组之间(例如，在该地址的最高有效位与最低有效位之间)的异或。
这些位密钥有利地钥产生于该伪随机序列的项，这些项具有比该初始化字的大小更大的秩。
有利地，该加扰电路被配置成用于至少生成专用于数据的第一字的位密钥，该第一字是在紧挨着传送位密钥所专用于的字的时钟信号周期的前一个时钟信号周期内传送的。
此外，该加扰电路可以被配置成用于在传送位密钥所专用于的字的时钟信号周期之前的若干个时钟信号周期上生成专用于该数据的字的至少一个位密钥，该字并非所传送的第一字。
该装置可以有利地以集成方式并入片上系统中。
该装置可以包括在一个系统内，该系统还包括存储器。该传送电路能够在存储器中进行读取或写入。
该系统的存储器有利地是双数据速率类型的存储器。
附图说明
本发明的其他优点和特征将基于详细检查非限制性实施例及其实现方式并从附图中变得明显，在附图中：
图1至图6示出了本发明的多个实施例以及其实现方式。
具体实施方式
图1展示了系统SYS的一个示例，该系统包括片上系统装置DIS，该片上系统装置尤其包括加扰电路MSCR和传送级TX，该传送级被配置成用于尤其经由高数据速率并行链路BUS与双数据速率存储器MEM进行通信。
加扰电路MSCR被配置成用于对在具有地址ADD的存储器位置EMP处待写入或待读取的数据进行加扰或解扰，并且包括信号发生器MGEN和第一逻辑电路CL1。
为了简洁，术语“地址”以下将表示存储器位置地址和存储器位置自身两者，如，例如，在“写入地址”的表述中。
待传送的数据被组织到字Wi中(在此附图中没有示出未加扰字Wi)，其中1≤i≤N，N取决于所使用的协议，例如，N＝16。这些字可以例如各自包括32位，并且在时钟信号CLK的每个周期TCLK被连续地传送，以便被连续地写入至存储器MEM中的地址ADR或从该地址读取。
字Wi的位被标为Bk,Wi，其中，k是位Bk,Wi在字Wi内的位置或有效位，在这个示例中，1≤k≤32。
读取或写入地址例如可以包括32位，并且经由与地址BUSA的并行链路在存储器MEM与装置DIS之间传送。
系统DIS的不同模块或装置REQ可能需要以自身已知的常规方式在地址ADR处进行数据的写入WDAT或读取RDAT。
当请求在地址ADR处进行写入时，信号发生器MGEN生成从地址ADR获得的伪随机序列，并且第一逻辑电路FL1通过在位Bk,Wi与来自该伪随机序列的项的位密钥Ki(1≤i≤N)之间应用异或函数来对待写入在这个地址ADR处的数据进行加扰。
每个位密钥Ki专用于未加扰的存储字Wi并且应用于该字的所有位(Bk,Wi)1≤k≤32，并且因此所传送的数据由加扰位构成，表示为其中，1≤k≤32且1≤i≤N。
当请求在同一地址ADR处进行读取时，信号发生器MGEN生成从地址ADR获得的同一伪随机序列，并且第一逻辑电路FL1利用专用于字Wi的同一位密钥Ki来应用相同的逻辑函数。
因此，在读取操作中，初始数据值通过对合来重构，
换言之，如在图2中示出的，当请求写入21时，常规地提供地址2和数据3，从该地址生成(4)位密钥以便对该数据进行加扰(5)并且经由连续字6将其传送至存储器7的地址。
随后，如在图3中示出的，当存在读取请求31时，提供地址2，连续地从地址传送来自存储器7的字6，并且借助于利用从该地址生成(4)的位密钥实现的对合加扰处理(5)来对数据3进行重构。
在另一个实施例中，加扰可以在传送之前执行，而解扰可以在传送之后执行。当期望将解扰数据存储在存储器中(例如，用于共享存储器)时，这种方法可以是有用的。
图4示出了线性反馈移位寄存器RGD1的一个示例。
信号发生器MGEN可以常规地包括串行线性反馈移位寄存器(或LFSR)RGD1。
在这个示例中，寄存器RGD1包括十六个串联的触发器类型D的移位寄存器D0-D15，并且其线性反馈借助于异或门在触发器D15的输出端与触发器D3、D4和D5的输入端之间实现。
因此，这个寄存器RGD1具有的多项式大小为16和连接系数为3、4和5。
寄存器RGD1的触发器D0-D15可以由大小等于其多项式大小的初始化字f(ADR)来初始化。
在操作中，寄存器RGD1在触发器D15的输出端输出信号SCRj，该输出信号代表在信号CLK的每个时钟周期处递归生成的伪随机序列的秩为j的项。
对于同样的初始化，所生成的任何序列(SCRj)j≥0都是完全相同的，并且此外，从足够高的秩开始，序列的项在“1”处和在“0”处具有一致分布并且是不相关的。
因此，根据一个实施例，其中地址ADR的大小和寄存器RGD1的多项式大小是相同的，可以将地址ADR用作为初始化字f(ADR)。
然而，尤其是在地址ADR的最低有效位全部为“0”的情况下，在图4中示出的由寄存器RGD1生成的第一项例如将不被“混合”。
这就是为什么在将寄存器的项用作为位密钥之前在其整个长度上将反馈应用于寄存器RGD1(换言之“清空”寄存器RGD1)是有利的。
这些位密钥因此来自伪随机序列的项，这些项具有比寄存器RGD1的长度(其多项式大小或初始化字的大小)更大的秩。
另一方面，如果地址ADR与寄存器RGD1的多项式特性具有不同的大小，则寄存器RGD1的触发器D0-D15利用初始化字f(ADR)被初始化，该初始化字由应用于地址ADR的位的第二逻辑函数FL2产生并且其大小等于寄存器RGD1的多项式大小。
双数据速率存储器的地址ADR例如可以在32位上写入。
然而，寄存器RGD1的一个优选实施例具有为16的多项式大小。这尤其允许对完全相同位的最大可能序列进行限制，该最大可能序列与寄存器RGD1的多项式大小成正比。
在这种配置中，异或函数有利地用作位对位地应用于地址ADR的这十六个最高有效位与这十六个最低有效位之间的第二逻辑函数FL2。
图5示意性地示出了加扰电路MSCR的一个优选实施例，其中信号发生器MGEN包括具有并行线性反馈的移位寄存器RGD2。
线性反馈移位寄存器的并行化在于设计逻辑电路CLj，该逻辑电路利用在其输入端给定的初始化字f(ADR)被配置成用于对应地输出对应于伪随机序列的秩为j的项(或第j项)的信号SCRj，该伪随机序列由利用相同初始化字f(ADR)初始化的给定常规串行线性反馈移位寄存器(例如之前关于图4所描述的寄存器RGD1)生成。
因为该序列的每一项SCRj是通过专用逻辑电路CLj计算的，所以并行化允许同时计算伪随机序列的项。
因此，线性反馈移位寄存器的并行化避免了必须等待第j个时钟周期来获得此LFSR的伪随机序列的第j项，其尤其允许立即生成项(SCRj)T<j≤T+N，其中T是LFSR的多项式大小，并且N是数据传送的连续字的数量，而不必“清空”要求T个未使用时钟周期的串行线性回馈移位寄存器。
因此，逻辑电路CL17在其输入端处接收初始化字f(ADR)的位组合E17，并且输出对应于伪随机序列(SCRj)j的第17项SCR17的第一位密钥K1。
这个第一位密钥K1用于通过应用第一逻辑异或函数FL1来对数据传送的第一字W1的这32位进行加扰。
类似地，逻辑电路CLj在其输入端处接收初始化字f(ADR)的位组合Ej，并且输出专用于字Wi的位密钥Ki，其中在这个示例中j＝T+i，该位密钥对应于伪随机序列(SCRj)j的第j项SCRj并且用于通过应用第一逻辑异或函数FL1对数据传送的第二字Wi的这32位进行加扰。
举例来讲，在图5中，M＝T+N，EM指示在逻辑电路CLM的输入端处对应于字WN的初始化字f(ADR)的位组合。
换言之，每个字Wi(其中1≤i≤N)由对应的位密钥Ki加扰，从而形成由Wscri指示的加扰字，其中对应地1≤i≤N。
因此，根据本发明的加扰在这个示例中在于在对于任何固定的k和1≤i≤N，在数据传送的连续加扰字Wscri的位Bscrk,Wi之间形成不规则且不相关的序列。
的确，因此生成的伪随机序列的项彼此不相关，并且因此应用第一逻辑异或函数允许获得其位是水平不相关的传送数据。因此，水平模式在数据传送过程中不能自身重复，并且来自高数据速率并行链路的潜在电磁干扰效应被衰减。
图6更详细地示出了关于图4描述的寄存器RGD1的并行配置的逻辑电路CL17和CL27，这些逻辑电路对应地生成利用寄存器RGD1获得的伪随机序列的项SCR17和SCR27。
回想到的是，位密钥Ki优选地来自由寄存器RGD1生成的伪随机序列的项，这些项具有比寄存器RGD1的多项式大小T更大的秩，即，在此T＝16。因此，位密钥Ki对应于伪随机序列的项SCR(16+i)。
生成了专用于第一字W1的位密钥K1的逻辑电路CL17是在初始化字f(ADR)的第16位、第13位、第12位和第11位之间的三个异或门的关联，并且此关联的结果等效于由利用相同初始化字f(ADR)初始化的寄存器RGD1生成的伪随机序列的秩为17的项SCR17，不管它是什么。
以类似的方式，生成了专用于第十一字W11的位密钥K11的逻辑电路CL27是在初始化字f(ADR)的第12位、第14位、第1位、第2位、第16位、第3位和第6位之间的六个异或门的关联，并且此关联的结果等效于由利用相同初始化字f(ADR)初始化的寄存器RGD1生成的伪随机序列的秩为27的项SCR27，不管它是什么。
例如，取决于包括加扰电路MSCR的片上系统DIS的处理能力，生成专用于第十一字W11的位密钥K11(尤其是实现了通过六个异或门的通路)具有在一个时钟信号周期内不可实现的风险。
因此，可以在传送位密钥所专用于的第十一字W11的时钟信号周期之前通过强占在若干个时钟信号周期上执行生成这个专用位密钥K11。
这例如尤其允许避免计算误差或对用于向存储器传送加扰数据或传达所需要的重构数据的等待时间的需要。
为此目的，并行化被有利地安排成的方式使得可以在刚好传送第一字W1之前的单个时钟周期内计算第一位密钥K1，以便使由于这个计算造成的等待时间最小化。
可以根据需要在紧挨着传送位密钥所专用于的字的前一个时钟信号周期内或者通过强占来计算其他位密钥。
换言之，至少生成专用于所传送的第一字的位密钥有利地是在紧挨着传送位密钥所专用于的字的时钟信号周期的前一个时钟信号周期内执行的。
通常而言，如果地址ADR的大小等于线性反馈移位寄存器的多项式大小、或者第二逻辑函数在地址ADR上的结果被配置成使得该结果的大小等于该多项式大小，则可以将该地址自身用作为初始化字f(ADR)。
这种第二逻辑函数的一个优选示例是在地址的最高有效位与最低有效位之间位对位地应用异或函数。例如，最高有效位是构成该地址的位的最高有效的一半，并且最低有效位是构成该地址的位的最低有效的一半，然而其他组合也是有可能的。
本领域技术人员将能够将本发明适配成不同的配置，如，在数据传送中连续字的数量变化(例如，8或16)、线性反馈移位寄存器的多项式大小(例如，8或16)、构成字的位数(例如，16、32或64)和地址大小(例如，16位、24位或32位)以及第二逻辑函数取决于这些不同大小的性质。
类似地，本发明不限于至DDR存储器的数据传送，而是可以应用于任何存储器，并且更一般地应用于经由高数据速率并行链路执行的任何数据传送。

Claims (23)

1.一种用于在存储器的地址处读取或写入数据的方法，所述数据包括多个连续字，所述多个连续字各自具有多位，所述方法包括：
与时钟信号同步地向或从所述存储器传送所述字，所述时钟信号具有多个时钟周期，每个字在所述时钟信号的一个周期内被传送；以及
通过将第一逻辑函数应用于每个字的位来对所述字的位进行加扰或解扰，其中，所述第一逻辑函数对于所述加扰和所述解扰是完全相同的并且利用专用于所述字并且对于所述加扰和所述解扰完全相同的位密钥，每个位密钥来自基于所述地址生成的伪随机序列。
2.根据权利要求1所述的方法，其中，所述第一逻辑函数包括异或函数。
3.根据权利要求1所述的方法，进一步包括以获得初始化字的方式将第二逻辑函数应用于所述地址的位，其中，所述伪随机序列是由具有并行线性反馈的移位寄存器生成的，并且所述移位寄存器利用所述初始化字被初始化，所述初始化字的大小等于所述具有并行线性反馈的移位寄存器的多项式大小。
4.根据权利要求3所述的方法，其中，所述初始化字的大小小于所述地址的大小。
5.根据权利要求3所述的方法，其中，所述第二逻辑函数是位对位地应用于所述地址的第一位组与第二位组之间的异或逻辑函数。
6.根据权利要求3所述的方法，其中，所述位密钥来自所述伪随机序列的项，所述项具有比所述初始化字的大小更大的秩。
7.根据权利要求1所述的方法，其中，专用于所传送的第一字的位密钥是在紧挨着传送所述第一字的时钟信号周期的前一个时钟信号周期内执行的。
8.根据权利要求7所述的方法，其中，专用于并非所传送的所述第一字的第二字的位密钥是在传送所述第二字的时钟信号周期之前的多个时钟信号周期上执行的。
9.根据权利要求1所述的方法，其中，所述加扰或解扰包括在所述传送之前对所述位进行加扰并且在所述传送之后对所述位进行解扰。
10.一种装置，包括：
传送级，所述传送级被配置成用于在具有地址的存储器位置处读取或写入数据，所述数据包括多个连续字，所述多个连续字各自具有多位，其中，所述传送级被配置成用于通过与时钟信号同步地向或从所述存储器传送所述字来对所述数据进行读取或写入，从而使得每个字在所述时钟信号的一个周期内被传送；
加扰/解扰电路，所述加扰/解扰电路包括被配置成用于基于所述地址来生成伪随机序列的信号发生器；以及
第一逻辑电路，所述第一逻辑电路被配置成用于利用位密钥来将第一逻辑函数应用于每个字的所述多位，所述位密钥对应地专用于对应的字，所述位密钥来源于所述伪随机序列。
11.根据权利要求10所述的装置，其中，所述第一逻辑电路被配置成用于应用异或逻辑函数。
12.根据权利要求11所述的装置，进一步包括第二逻辑电路，所述第二逻辑电路被配置成用于以获得初始化字的方式将第二逻辑函数应用于所述地址的位，其中，所述信号发生器包括具有并行化线性反馈的移位寄存器，所述移位寄存器被配置以便利用所述初始化字被初始化，所述初始化字的大小等于具有并行线性反馈的所述移位寄存器的多项式大小。
13.根据权利要求12所述的装置，其中，所述初始化字的大小小于所述地址的大小。
14.根据权利要求12所述的装置，其中，所述第二逻辑函数是被设计成位对位地应用于所述地址的第一位组与第二位组之间的异或。
15.根据权利要求12所述的装置，其中，所述位密钥是从所述伪随机序列的项中生成的，所述项具有比所述初始化字的大小更大的秩。
16.根据权利要求10所述的装置，其中，所述加扰/解扰电路被配置成用于在紧挨着传送第一字的时钟信号周期的前一个时钟信号周期内生成专用于所传送的所述数据的所述第一字的位密钥。
17.根据权利要求16所述的装置，其中，所述加扰/解扰电路被配置成用于在传送位密钥所专用于的字的时钟信号周期之前的若干个时钟信号周期上生成专用于所述数据的所述字的所述位密钥，所述字并非所传送的所述第一字。
18.根据权利要求10所述的装置，其中，所述装置被集成到片上系统中。
19.一种系统，包括：
根据权利要求10所述的装置；以及
存储器，所述装置的所述传送级被耦合成用于向或从所述存储器传送数据。
20.根据权利要求19所述的系统，其中，所述存储器包括双数据速率存储器。
21.一种操作存储器的方法，所述方法包括：
通过将第一逻辑函数应用于每个字的位来对多个连续字的位进行加扰，其中，所述第一逻辑函数利用专用于关联字的关联位密钥，每个位密钥来自基于与所述关联字相关联的地址生成的伪随机序列；
与时钟信号同步地向所述存储器发送所述多个连续字的每个字的加扰位，每个字在所述时钟信号的一个周期内被传送；以及
将所述多个连续字的每个字的加扰位存储在所述存储器中。
22.根据权利要求21所述的方法，进一步包括：
与所述时钟信号同步地从所述存储器接收所述多个连续字的每个字的加扰位，每个字在所述时钟信号的一个周期内被传送；以及
通过将所述第一逻辑函数应用于每个字的位来对所述字的位进行解扰，其中，所述第一逻辑函数对于所述加扰和所述解扰完全相同，并且其中，所述第一逻辑函数利用专用于所述关联字的所述关联位密钥，每个关联位密钥对于所述加扰和所述解扰完全相同。
23.根据权利要求21所述的方法，进一步包括使用具有并行线性反馈的移位寄存器来生成所述伪随机序列，所述伪随机序列基于所述地址利用初始化字被初始化。
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