CN110362516B - 一种提高ddr存储总线利用率的方法和装置 - Google Patents

一种提高ddr存储总线利用率的方法和装置 Download PDF

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Abstract

本发明提供一种提高DDR存储总线利用率的方法，包括以下步骤：(1)接受命令，按照命令入口的顺序进行缓存形成命令缓存队列，并输出命令至DDR存储器；(2)在形成命令缓存队列的同时，记录命令缓存队列中命令的序列及访问的地址信息；(3)记录从命令缓存队列输出时的命令地址信息并开始计时，反馈计时结果、bank信息；(4)根据步骤(2)中记录的命令缓存队列中命令的序列及访问的地址信息，以及步骤(3)中反馈的结果进行筛查，查找同bank同row命令，将同bank同row的命令提前到命令缓存队列前端。本发明还提供一种提高DDR存储总线利用率的装置，由命令缓存队列模块、计时模块和监控模块组成。本发明提供的一种提高DDR存储总线利用率的方法或装置，可以不受Buffer深度的限制，完全以tRAS时间为标准，能够针对DDR控制器命令缓存队列及其出入口附近的同bank同row命令进行发送顺序调整，从而提高DDR存储总线利用率。

Description

一种提高DDR存储总线利用率的方法和装置
技术领域
本发明涉及数据通讯技术领域，尤其涉及一种提高DDR存储总线利用率的方法和装置。
背景技术
在DDR(双通道动态随机存储器)中，首先会对一个bank(存储体)的某一行(例如bankArowB)进行active(激活)的操作，之后该bankArowB会持续地保持在激活状态一段时间直到关闭，该时间段被称为tRAS(行命令激活间隙)。在tRAS(行命令激活间隙)时间之后，系统会将该bankArowB进行关闭，即PRECHARGE(充电)的充电操作。之后如果还想再激活bankArowB或bankA其他行，就需要再等待tRP(为PRECHARGE到下一个active操作的最小延时间隔)的时间之后，才可以再次激活。
一般的DDR控制器中，都会有一定量的Buffer(缓存)深度去存储前级模块发送过来的读写命令，这种一定量的深度通常会选取2的整数次幂。通常情况下的控制器Buffer只会被动地接收前级模块发送过来的读写bank的命令，然后按入口顺序向外发送，而且没有多余接口，让其他模块进行命令序列顺序的修改，如果在bankArowB激活的时间内，还有同bankArowB的命令来临时，命令序列只会将其放在尾部，直到服务到这个命令的时候，才会再次去激活bankArowB，除非运行第二个bankArowB命令时，tc≤tRAS，tc为一个bank开启后距该bank关闭的这段时间，那么第二个bankArowB命令可以直接进行。
现有的技术中，DDR控制器仅仅会对缓存的命令队列中的命令是否会出现同bank同row的现象进行检查，并会对同bank同row的命令进行调整，使得相同bank和row的命令连续发送，但这样的调整存在以下不足：调整仅仅对于已经缓存在命令队列中的命令才有效，而通常情况下，命令队列的队列深度太小，因为需同时考虑到芯片的功耗和面积，一般的Buffer(缓存)深度会选取8-16，而很多命令可能就在第16个之后才会是同bank同row，所以现有的技术所能解决的始终只有Buffer深度在16范围以内的命令，超过16的深度是不能调整的。从而会造成同bank同row的命令被隔开的情况，当隔开的运行时间大于bank的关闭时间时，再寻址到该bank该row时，就需要再次激活该bank和row，那么就会重复浪费带宽和总线资源。
发明内容
有鉴于此，本发明旨在克服现有技术不足，提供一种不受Buffer深度的限制，完全以tRAS时间为标准，能够针对DDR控制器命令缓存队列及其出入口附近的同bank同row命令进行发送顺序调整的提高DDR存储总线利用率的方法和装置。
为了达到上述目的，本发明提供的提高DDR存储总线利用率的方法实现步骤为：
1.接收命令，并按照命令入口的顺序进行缓存形成命令缓存队列，并输出命令至DDR存储器；
2.在形成命令缓存队列的同时，记录命令缓存队列中命令的序列及访问的地址信息；
3.记录从命令缓存队列输出时的命令地址信息并开始计时，反馈计时结果、bank信息；
4.根据步骤2中记录的命令缓存队列中命令的序列及访问的地址信息，以及步骤3中反馈的结果进行筛查，查找同bank同row命令，将同bank同row的命令提前到命令缓存队列前端。
5.优选地，在进行步骤3时，如果遇到命令缓存队列多个命令连续输出时，对多个命令分别进行缓存和分别计算tc时间，并反馈多个命令的计时情况及命令发出的顺序。
6.优选地，在进行步骤4查找同bank同row命令时，如果遇到多个命令出现同bank同row情况时，将同bank同row的命令组按记录的顺序提前排序然后整体提前到命令缓存队列前端。
7.优选地，在进行步骤4同bank同row命令查找的同时，对入口处的命令进行筛查，存在同bank同row命令情况时，将入口处的命令提前到命令缓存队列前端。
本发明提供的提高DDR存储总线利用率的装置，包括：
命令缓存队列模块，该模块按入口的命令输入顺序缓存命令信息，同时引出信号线支持其他模块对该模块中的命令顺序进行调整，无论调整是否进行，在出口没有限制的情况下，会持续向出口顺序发送命令；
计时模块，该模块会对从命令缓存队列模块输出的命令信息进行缓存并计算tc时间，当tc＜tRAS-2时，会对监控模块进行信息反馈，直到tc＝tRAS-2时，取消该命令的反馈和缓存。
优选地，计时模块遇到命令缓存模块连续输出多个命令时，计时模块会对多个命令分别进行缓存和分别计算tc时间，并向所述监控模块反馈多个命令的计时情况及命令发出的顺序；
监控模块，该模块会记录命令缓存队列中命令的序列及访问的地址信息，并接收计时模块的反馈结果，将反馈信息进行分类保存，对同bank同row命令进行筛查，将同bank同row的命令提前到命令缓存队列前端。
优选地，述监控模块遇到多个命令出现同bank同row情况时，将同bank同row的命令组按记录的顺序提前排序然后整体提前到命令缓存队列前端。
优选地，监控模块会记录命令缓存队列入口处命令及访问的地址信息，并对比是否与命令缓存队列刚发出的命令同bank同row，将符合同bank同row的入口命令直接提前放置在所述命令缓存队列的前端。
优选地，由命令缓存队列模块、监控模块和计时模块组成的整套装置位于DDR控制器内，监控模块和计时模块位于命令缓存队列模块的旁边，外部逻辑电路与命令缓存队列模块入口连接，向DDR控制器输入命令和数据指令，输入的命令内容会先缓存进命令缓存队列；同时引出一根交叉线与监控模块连接，通过该线监控模块可以接收到所有写入或即将写入命令缓存队列的命令；命令缓存队列模块的一端连接监控模块，通过该连接监控模块能够对命令缓存队列进行队列顺序的调整；它的出口端连接DDR存储器，并从它的出口端的命令线上引出一根交叉线与计时模块一端连接，通过该连接计时模块可以采样到命令队列出去的顺序，以及采样到输出的命令的具体内容。计时模块通过另一连接线连接到监控模块，可以实时将计时的信息传递给监控模块。
本发明提供的提高存储总线利用率的方法或装置，可以实现：1.对缓存命令队列中发送出去的命令进行一定时间的缓存，缓存时间＜tRAS-2；2.能够监控缓存命令序列中是否有与由缓存命令序列中发送出去的命令同bank同row的命令，如果在该bank开启时间内检测到，会将该命令提前发送；3.该装置中的监控模块会监控命令缓存队列的入口是否有与缓存命令序列同bank同row的命令，如果在该bank开启时间内检测到，会将该命令序列提前发送；4.该装置可以对命令缓存队列连续多个输出的命令进行缓存和计时，并根据多个命令的输出顺序，对调整策略进行微调，以便保证在有限的tRAS时间内，输出更多同bank同row的命令。上述这些优点降低了命令的等待延迟，从而能够提高了DDR存储总线上的利用率。
附图说明
图1为采用本发明提供的提高存储总线利用率方法的流程图；
图2为采用本发明提供的提高存储总线利用率装置的结构框图。
具体实施方式
应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不限定于本发明。
图1示出了本发明的一个实施方式中提高存储总线利用率的方法的流程图，该流程包含以下步骤：
步骤S1，接收命令，并按照命令入口的顺序进行缓存形成命令缓存队列，并输出命令至DDR存储器。在一实施例中，该命令缓存队列可以被缓存在命令缓存队列模块。
步骤S2，在形成命令缓存队列的同时，记录命令缓存队列中命令的序列及访问的地址信息。在一实施例中，可用监控模块记录命令缓存队列中的命令信息。当命令缓存队列模块中进入命令后，监控模块会监测它的排队队列中命令的序列以及访问的地址信息。监控模块可以采用移位寄存器的装置进行缓存入口写入的命令序列。
步骤S3，记录从命令缓存队列输出时的命令地址信息并开始计时，反馈计时结果、bank信息。如果遇到命令缓存队列多个命令连续输出时，对多个命令分别进行缓存和分别计算tc时间，并反馈多个命令的计时情况及已记录命令发出的顺序。在一实施例中，可用计时模块记录从命令缓存队列输出时的命令地址信息并开始计时，反馈计时结果、bank信息及命令发出的顺序。
步骤S4，根据步骤S2中记录的命令缓存队列中命令的序列及访问的地址信息，以及步骤S3中反馈的结果进行筛查，同时对缓存命令序列的入口的命令进行筛查，将同bank同row的命令提前到命令缓存队列前端。如果遇到多个命令出现同bank同row情况时，将同bank同row的命令组按记录的顺序提前排序然后整体提前到命令缓存队列前端。在一实施例中，可用监控模块根据缓存的队列中的命令信息，以及计时模块反馈的计时结果进行筛查，查找同bank同row命令，如发现同bank同row命令时，将进行命令提前到缓存队列前端的操作。如果新进入的命令与之前发出的命令属于同bank同row且计时的tc≤tRAS-2，将进行命令提前到缓存队列前端的操作，实现了在命令缓存队列刚输出一个bankArowB的命令时，很短的时间内又输入一个同bankArowB的命令时，DDR控制器也会对同bank同row的命令进行顺序调整。
图2示出了本发明的一个实施方式中提高存储总线利用率的装置的结构框图，该装置包括：
命令缓存模块，采用移位寄存器的形式进行链接，以队列形式进行排列，同时可以引出信号线，以便外部的监控模块调整命令缓存队列的顺序。当调整顺序发生时，会将需要调整的命令提前到出口，同时该命令原来的位置会被上一个命令占用，依次类推，以移位的方式将所调整命令之前的命令挨个后退一步。达到重新排队的作用；
计时模块，采用分寄存器的独立计数器进行，该模块会对从命令缓存队列模块输出的命令信息进行缓存并计算tc时间，在计算时间tc＜tRAS-2时，会对监控模块进行信息反馈，直到tc＝tRAS-2时，取消该命令的反馈和缓存。多个命令连续输出时，计时模块会对多个命令分别进行缓存和分别计时，并向监控模块反馈多个命令的计时情况；
监控模块，采用移位寄存器通过链表的形式，对命令缓存模块中的队列顺序进行建立链表，采用分寄存器缓存计时模块送来的信息，采用多Bit反馈线的形式对计时模块送来的计时信息进行单Bit记录，但多Bit可以移位进行采样。当反馈线的Bit为1时，会找寻对应Bit位的寄存器信息，并对该信息在链表中进行筛选，如果选中，即表示该队列中还有同bank同row命令，则会将其进行调整，并将调整的信息发送给命令缓存队列模块，达到调整的功能。当筛选没有时，则不进行操作。如果入口有新进入的命令会先与Bit为1的命令进行校对，如果校对上，则说明新进入的命令符合同bank同row信息，需要提前，然后进行以上的调整操作，如果不符合，则不做任何操作。当Bit为0时，即表示计时结束，则释放该bit对应的寄存器信息。
如图2所示，本实施例中由命令缓存队列模块、监控模块和计时模块组成的整套装置位于DDR控制器内，监控模块和计时模块位于命令缓存队列模块的旁边。外部逻辑电路与命令缓存队列模块入口E连接，向DDR控制器输入命令和数据指令，输入的命令内容会先缓存进命令缓存序列；同时从E端引出一根交叉线与监控模块A端连接，通过该线可以接收到所有写入或即将写入命令缓存队列的命令；命令缓存队列模块的B’端连接监控模块B端，通过该连接对命令缓存队列进行队列顺序的调整；它的出口端F’连接DDR存储器，并从F’端的命令线上引出一根交叉线与计时模块C端连接，通过该连接计时模块可以采样到命令队列出去的顺序，以及采样到输出的命令的具体内容。计时模块通过另一端D连接连接到监控模块D’端，可以实时将计时的信息传递给监控模块。
工作时，首先由命令缓存队列模块接收命令，并按照命令入口的顺序进行缓存形成命令缓存队列，并输出命令至DDR存储器，以命令缓存队列的出口为命令缓存队列前端。
在形成命令缓存队列的同时，监控模块记录命令缓存队列中命令的序列及访问的地址信息。当命令缓存队列中进入命令后，监控模块会监测它的排队队列中命令的序列以及访问的地址信息。
接着，计时模块记录从命令缓存队列输出时的命令地址信息并开始计时，反馈计时结果、bank信息。如果遇到命令缓存队列多个命令连续输出时，对多个命令分别进行缓存和分别计算tc时间，并反馈多个命令的计时情况及命令发出的顺序。当命令缓存队列输出命令后，计时模块会记录该命令的bank和row信息。tRAS在DDR43200MHz中的持续时间为32ns。计时模块会对tc≥tRAS-2的命令取消缓存，并向监控模块发送该命令计时已完成的反馈信息。计时模块可以同时对多个bank命令进行分别计时。计时模块对tc计时后，向监控模块反馈结果，只反馈是否仍在计时，1表示为在计时，0表示为已结束计时。计时模块向监控模块反馈结果时，同时将计时的bank信息反馈给监控模块。当计时模块向监控模块反馈多个结果时，会同时反馈多个结果的顺序，即哪个命令是第一个发出的，哪个命令是第二个发出的。
最后，监控模块根据缓存的队列中的命令信息，以及计时模块反馈的计时结果进行筛查，查找同bank同row命令，将符合条件的命令提前到缓存命令队列前端。监控模块根据反馈的bank信息以及是否在计时中，进行归类，并与命令缓存队列中的相关信息进行筛选。监控模块对于计时已完成的命令，会释放缓存信息，并在计时模块重新发送计时反馈前，不会对该命令的相同bank同row命令进行调整。监控模块将符合同bank同row的命令进行提前到队列前端的操作，对多个命令会根据反馈的次序进行提前排序，即第一个发出的命令，发现同bank同row时，会直接放到队列外第一个，第二个发出的命令，会直接提前到队列的外第二个，依次类推。
监控模块同时对刚进入命令缓存队列的命令，也会对比是否符合已发出命令的同bank同row以及计时要求，如果新进入的命令与之前发出的命令属于同bank同row，且计时的tc≤tRAS-2，则会将该新进入的命令直接提前到缓存队列前面。监控模块对新进入的命令进行提前操作时，会同时兼顾计时模块反馈的命令顺序。实现了在命令缓存队列刚输出一个bankArowB的命令时，很短的时间内又输入一个同bankArowB的命令时，DDR控制器也会对同bank同row的命令进行顺序调整。
监控模块对命令缓存队列进行提前操作时，被提前的命令会从原位置取出，插入到队列前面，原位置会被后续的命令向前移位占用。如图2所示，命令队列顺序为abcd，其中互相均不是同bank同row。此时a命令从命令缓存队列中发送给DDR存储器，计时模块记录a命令，并开始计算tc时间，并向监控模块反馈a的信息。此时已经过1-2个时钟周期，这时从命令缓存队列入口进入另一个与a同bank同row的命令a’，监控模块监测到该命令与计时模块发送的反馈一致，且在tc≤tRAS-2时间内，则将a’命令直接调整到b命令之前，此时b命令还未发出。

Claims (9)

1.一种提高DDR存储总线利用率的方法,其特征在于，包括以下步骤：
1)接收命令，并按照命令入口的顺序进行缓存形成命令缓存队列，并输出命令至DDR存储器；
2)在形成命令缓存队列的同时，记录命令缓存队列中命令的序列及访问的地址信息；
3)记录从命令缓存队列输出时的命令地址信息并开始计时，反馈计时结果、bank信息；
4)根据步骤(2)中记录的命令缓存队列中命令的序列及访问的地址信息，以及步骤(3)中反馈的计时结果和bank信息进行筛查，其中反馈的计时结果为新进入的命令与之前发出的命令属于同bank同row且计时的tc≤tRAS-2，将同bank同row的命令提前到命令缓存队列前端，其中tc为一个bank开启后距该bank关闭的时间段，tRAS为一个bank的某一行进行激活的操作，之后该行会持续地保持在激活状态直到关闭的时间段。
2.根据权利要求1所述的提高DDR存储总线利用率的方法，其特征在于，在进行步骤(3)时，如果遇到命令缓存队列多个命令连续输出时，对多个命令分别进行缓存并分别计算tc时间，并反馈多个命令的计时情况及命令发出的顺序。
3.根据权利要求2所述的提高DDR存储总线利用率的方法，其特征在于，在进行步骤(4)查找同bank同row命令时，如果遇到多个命令出现同bank同row情况时，将其按记录的顺序提前排序然后整体提前到命令缓存队列前端。
4.根据权利要求3所述的提高DDR存储总线利用率的方法，其特征在于，在进行步骤(4)同bank同row命令查找的同时，对入口处的命令进行筛查，存在同bank同row命令情况时，将入口处的命令提前到命令缓存队列前端。
5.一种提高DDR存储总线利用率的装置,其特征在于，包括：命令缓存队列模块、监控模块和计时模块；命令缓存队列模块位于DDR控制器内部；
命令缓存队列模块，接收命令，以队列形式缓存，并将形成的命令缓存队列的命令信息输出至DDR存储器；
计时模块，记录从命令缓存队列输出时的命令地址信息并开始计算tc时间，反馈计算tc时间的结果、bank信息至监控模块，当tc＝tRAS-2时，取消该命令的反馈和缓存，其中tc为一个bank开启后距该bank关闭的时间段，tRAS为一个bank的某一行进行激活的操作，之后该行会持续地保持在激活状态直到关闭的时间段；
监控模块，记录命令缓存队列中命令的序列及访问的地址信息，并接收计时模块的反馈结果，将反馈信息进行分类保存，对同bank同row命令进行筛查，其中反馈的计时结果为新进入的命令与之前发出的命令属于同bank同row且计时的tc≤tRAS-2，将同bank同row的命令提前到命令缓存队列前端。
6.根据权利要求5所述的提高DDR存储总线利用率的装置，其特征在于，所述计时模块遇到命令缓存模块连续输出多个命令时，计时模块会对多个命令分别进行缓存和分别计算tc时间，并向所述监控模块反馈多个命令的计时情况及命令发出的顺序。
7.根据权利要求6所述的提高DDR存储总线利用率的装置，其特征在于，如果所述监控模块遇到多个命令出现同bank同row情况时，将同bank同row的命令组按记录的顺序提前排序然后整体提前到命令缓存队列前端。
8.根据权利要求7所述的提高DDR存储总线利用率的装置，其特征在于，所述监控模块会同时记录命令缓存队列入口处命令及访问的地址信息，并对比是否与命令缓存队列刚发出的命令同bank同row，将符合同bank同row的入口命令直接提前放置在所述命令缓存队列的前端。
9.根据权利要求5～8任一项所述的提高DDR存储总线利用率的装置，其特征在于，所述计时模块和所述监控模块位于DDR控制器内部并位于命令缓存队列模块的旁边。
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