CN107731686A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：形成衬底以及位于衬底上的鳍部；在鳍部侧壁上形成鳍部侧墙；对鳍部和鳍部侧墙进行至少一次降高处理，使鳍部的顶部表面与鳍部侧墙的顶部表面齐平；其中，降高处理的步骤包括：对鳍部侧墙进行第一刻蚀以降低鳍部侧墙的高度；对鳍部进行第二刻蚀以降低鳍部的高度。本发明技术方案通过包括第一刻蚀和第二刻蚀的降高处理，分别降低鳍部侧墙和鳍部的高度，并使鳍部和鳍部侧墙的顶部表面齐平，这样对鳍部侧墙和鳍部分别刻蚀，能够有效的提高刻蚀工艺的控制能力，有利于提高所形成鳍部和所形成鳍部侧墙顶部表面的平整程度，进而有利于提高所形成半导体结构的性能。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极变得比以往更短，从而容易出现短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
相比之下，多面栅结构的晶体管具有较好的栅控能力，并能够较好的抑制短沟道效应。鳍式场效应晶体管是一种常见的多面栅结构的晶体管。
同时，现有技术在晶体管源区和漏区引入应力层，通过应力层向沟道区域提供拉应力或压应力，从而提高晶体管沟道内载流子的迁移率，进而提高晶体管的驱动电流，抑制漏电流。具体地，现有技术通过在栅极结构两侧的鳍部内外延生长应力层，以形成晶体管的源区和漏区。
但是随着器件尺寸的进一步减小，鳍部的尺寸也随着减小，鳍式场效应晶体的制造难度随之提高，致使所形成半导体结构的性能下降
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以改善所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成衬底以及位于所述衬底上的鳍部；在所述鳍部侧壁上形成鳍部侧墙；对所述鳍部和所述鳍部侧墙进行至少一次降高处理，使所述鳍部的顶部表面与所述鳍部侧墙的顶部表面齐平；其中，所述降高处理的步骤包括：对所述鳍部侧墙进行第一刻蚀以降低所述鳍部侧墙的高度；对所述鳍部进行第二刻蚀以降低所述鳍部的高度。
可选的，所述鳍部的材料包括硅。
可选的，所述鳍部侧墙的材料包括氮化硅。
可选的，进行第一刻蚀的步骤中，对所述鳍部侧墙的刻蚀速率大于对所述鳍部的刻蚀速率。
可选的，进行第一刻蚀的步骤包括：通过自对准刻蚀或电感耦合等离子体刻蚀进行所述第一刻蚀。
可选的，进行第一刻蚀的步骤中，所采用的刻蚀气体包括：C5H7F气体。
可选的，进行第二刻蚀的步骤中，对所述鳍部侧墙的刻蚀速率小于对所述鳍部的刻蚀速率。
可选的，进行第二刻蚀的步骤包括：通过远程等离子体的方式进行所述第二刻蚀。
可选的，通过远程等离子体的方式进行所述第二刻蚀的步骤包括：通过化学顺流刻蚀的方式进行所述第二刻蚀。
可选的，进行第二刻蚀的步骤中，所述采用的刻蚀气体包括NF3。
可选的，对所述鳍部和所述鳍部侧墙进行至少一次降高处理的步骤中，所述鳍部的高度降低到
可选的，对所述鳍部和所述鳍部侧墙进行至少一次降高处理的步骤包括：对所述鳍部和所述鳍部侧墙进行3至5次降高处理，。
可选的，形成所述衬底和所述鳍部的步骤中，相邻鳍部之间还具有隔离层；进行第一刻蚀的步骤中，对所述鳍部侧墙的刻蚀速率大于对所述隔离层的刻蚀速率；进行第二刻蚀的步骤中，对所述鳍部的刻蚀速率大于对所述隔离层的刻蚀速率。
可选的，形成衬底的步骤中，所述隔离层的材料包括：氧化硅。
可选的，形成所述鳍部之后，形成所述鳍部侧墙之前，所述形成方法还包括：形成栅极，所述栅极横跨所述鳍部且覆盖所述鳍部顶部和侧壁的部分表面；形成所述鳍部侧墙的步骤中，还在栅极侧壁上形成栅极侧墙。
可选的，所述栅极和所述栅极侧墙构成栅极结构；所述鳍部的顶部表面与所述鳍部侧墙的顶部表面齐平之后，所述形成方法还包括：在所述栅极结构两侧的鳍部内形成应力层。
可选的，当所形成的半导体结构为PMOS晶体管，所述应力层的材料为锗硅材料。
可选的，当所形成的半导体结构为NMOS晶体管，所述应力层的材料包括碳硅材料。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案通过包括第一刻蚀和第二刻蚀的降高处理，分别降低所述鳍部侧墙和鳍部的高度，并使所述鳍部和所述鳍部侧墙的顶部表面齐平，这样对所述鳍部侧墙和所述鳍部分别刻蚀，能够有效的提高刻蚀工艺的控制能力，有利于提高所形成鳍部和所形成鳍部侧墙顶部表面的平整程度，进而有利于提高所形成半导体结构的性能。
本发明可选方案中，所述第一刻蚀过程中，对所述鳍部侧墙的刻蚀速率大于对所述隔离层的刻蚀速率；所述第二刻蚀过程中，对所述鳍部的刻蚀速率大于对所述隔离层的刻蚀速率，所以能够有效减小在第一刻蚀和第二刻蚀过程中隔离层的损失，减少由于隔离层过度损失而影响鳍部电隔离的问题，提高所形成半导体结构的性能。
附图说明
图1至图2是一种半导体结构形成方法各步骤对应的结构示意图；
图3至图7是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图；
图8是本发明半导体结构形成方法另一实施例的流程图。
具体实施方式
由背景技术可知，现有技术中的所形成的鳍式场效应晶体管存在性能不佳的问题。现结合现有技术中鳍式场效应晶体管的形成过程分析其性能不良的原因：
参考图1至图2，示出了一种半导体结构形成方法各步骤对应的结构示意图。
如图1所示，提供衬底10，所述衬底10表面具有鳍部11以及填充于相邻鳍部11之间的隔离层12。所述鳍部11侧壁具有鳍部侧墙13，且所述鳍部11的顶部表面高于所述鳍部侧墙11的顶部表面。
如图2所示，对所述鳍部11和所述鳍部侧墙13进行刻蚀，去除所述鳍部11的部分厚度，降低所述鳍部侧墙13的高度，并使所述鳍部11的顶部表面和所述鳍部侧墙13的顶部表面齐平，从而露出所述鳍部11的顶部表面，为后续外延生长应力层提供操作平面。
现有技术是在一次刻蚀中实现去除所述鳍部11部分厚度，降低所述鳍部侧墙13高度的工艺目的。去除鳍部11厚度、降低鳍部侧墙13高度的刻蚀对鳍部11和对鳍部侧墙13的刻蚀速率不相等：对所述鳍部11的刻蚀速率较大，对所述鳍部侧墙13的刻蚀速率较小。具体地说，所述鳍部11的材料是硅，所述鳍部侧墙13的材料是氮化硅。同一刻蚀方式对所述鳍部11和所述鳍部侧墙13的刻蚀速率有一定的差异(刻蚀速率差异不会超过10倍)。因此在去除鳍部11厚度、降低鳍部侧墙13高度的刻蚀过程中，所述鳍部11和所述鳍部侧墙13顶部表面不平，难以达到使所述鳍部11和所述鳍部侧墙13齐平的目的，这样容易影响后续在所述鳍部11顶部外延生长形成的应力层的质量，从而影响所形成半导体结构的性能，降低所形成鳍式场效应晶体管的性能。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
形成衬底以及位于所述衬底上的鳍部；在所述鳍部侧壁上形成鳍部侧墙；对所述鳍部和所述鳍部侧墙进行至少一次降高处理，使所述鳍部的顶部表面与所述鳍部侧墙的顶部表面齐平；其中，所述降高处理的步骤包括：对所述鳍部侧墙进行第一刻蚀以降低所述鳍部侧墙的高度；对所述鳍部进行第二刻蚀以降低所述鳍部的高度。
本发明技术方案通过包括第一刻蚀和第二刻蚀的降高处理，分别降低所述鳍部侧墙和鳍部的高度，并使所述鳍部和所述鳍部侧墙的顶部表面齐平，这样对所述鳍部侧墙和所述鳍部分别刻蚀，能够有效的提高刻蚀工艺的控制能力，有利于提高所形成鳍部和所形成鳍部侧墙顶部表面的平整程度，进而有利于提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图7，示出了本发明半导体结构形成方法一实施例各个步骤对应的示意图。
参考图3，形成衬底100以及位于所述衬底100上的鳍部110。
所述衬底100是后续半导体工艺的操作平台；所述鳍部110用于形成鳍式场效应晶体管。本实施例中，所述衬底100上仅具有一个鳍部110。但是在本发明其他实施例中，所述衬底上也可以具有多个鳍部。
具体的，形成所述衬底100和所述鳍部110的步骤包括：
首先，提供半导体基底。
所述半导体基底用于为后续工艺提供操作平台，以及刻蚀形成鳍部110。本实施例中，所述半导体基底的材料为单晶硅。在本发明其他实施例中，所述半导体基底的材料还可以包括多晶硅或非晶硅；所述半导体基底的材料也可以选自锗、砷化镓或硅锗化合物；所述半导体基底还可以是其他半导体材料。本实施例中，所述半导体基底的材料为单晶硅，因此所述衬底100和所述鳍部110的材料均为单晶硅。
此外，在本发明的其他实施例中，所述半导体基底还可以选自具有半导体层或半导体层上硅结构。具体的，所述半导体基底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部110的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所形成鳍部110的高度。
如图3所示，刻蚀所述半导体基底，形成所述衬底100和位于所述衬底100表面的鳍部110。
刻蚀所述半导体基底以形成所述衬底100和所述鳍部110的步骤包括：在所述半导体基底表面形成图形化的第一掩模层；以所述图形化的第一掩模层为掩膜，刻蚀所述半导体基底，形成衬底100和所述鳍部110。
所述图形化的第一掩模层用于定义所述鳍部110的位置和尺寸。形成图形化的第一掩模层的步骤包括：在所述半导体基底表面形成掩膜材料层；在所述掩膜材料层表面形成图形化层；以所述图形化层为掩膜，刻蚀所述掩膜材料层直至露出所述半导体基底表面，形成图形化的第一掩模层。
需要说明的是，本实施例中，在形成图形化的所述第一掩模层的步骤之前，所述形成方法还包括在所述半导体基底表面形成缓冲层，以减小所述第一掩模层和所述半导体基底之间的晶格失配。具体的，本实施例中所述缓冲层的材料为氧化物。
所述图形化层可以为图形化的光刻胶，所述图形化的光刻胶层可以采用涂布工艺和光刻工艺形成。此外，为了缩小所述鳍部110的特征尺寸，以及相邻鳍部110之间的距离，所述图形化层还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double DoublePatterned，SaDDP)工艺。
刻蚀所述半导体基底的工艺为各向异性的干法刻蚀工艺。因此所述形成的鳍部110的侧壁相对于所述衬底100的表面垂直或倾斜。本实施例中，所述鳍部110的侧壁垂直于所述衬底100表面。所述鳍部110顶部尺寸与所述鳍部110底部尺寸大小相等。但是在本发明其他实施例中，当所述鳍部110的侧壁相对于所述衬底100表面倾斜时，所述鳍部110的底部尺寸大于顶部尺寸。
需要说明的是，在形成鳍部110的过程中，被刻蚀的半导体衬底100表面可能存在损伤或微小的凹凸不平，为了对所述半导体衬底100表面的损伤或凹凸不平进行修复，以改善所形成半导体结构的性能，本实施例中，在形成鳍部110的步骤之后，所述形成方法还包括：在所述衬底100以及鳍部110的表面形成修复氧化层(Liner oxide)(图中未示出)。所述修复氧化层还可以圆滑所述衬底100以及鳍部110表面的尖角，并充当后续所形成的膜层与所述衬底100以及鳍部110之间的缓冲层，以减小晶格失配。
具体的，可以通过化学气相沉积或热氧化的方式形成所述修复氧化层。但是在本发明的其他实施例中，也可以不形成所述修复氧化层，通过对所述衬底100和鳍部110进行退火处理以修复损伤。
本实施例中，所述鳍部110侧壁还具有隔离层101。所以形成所述衬底100和所述鳍部110之后，在所述鳍部110侧壁形成隔离层，所述隔离层101的顶部表面低于所述鳍部110的顶部表面，以露出所述鳍部110顶部和侧壁的部分表面。
所述隔离层101用于实现所述鳍部110与所述衬底100上其他半导体结构之间的电隔离。本实施例中，所述隔离层101的材料为氧化硅。在本发明其他实施例中，所述隔离层101的材料还可以为氮化硅。
需要说明的是，在本发明其他实施例中，所述衬底100上仅有一个鳍部110，所以所述隔离层101位于所述鳍部110的侧壁。在本发明其他实施例中，当所述衬底上具有多个鳍部时，所述隔离层位于相邻鳍部之间。
形成所述隔离层101的步骤包括：在所述衬底100表面形成隔离材料层，所述隔离材料层的顶部表面高于所述鳍部110的顶部表面；去除所述隔离材料层的部分厚度，使所述隔离层101的顶部表面低于所述鳍部110的顶部表面，露出所述鳍部110顶部和侧壁的部分表面，形成隔离层101。
去除所述隔离材料层部分厚度的步骤包括：通过化学机械研磨的方式对所述隔离材料层进行平坦化，露出所述鳍部110的顶部表面；回刻剩余的所述隔离材料层，形成顶部表面低于所述鳍部110顶部表面的隔离层101，露出所述鳍部110顶部和侧壁的表面。
需要说明的是，本实施例中，所述鳍部110顶部上还形成有第一掩模层，因此在对所述隔离材料层进行平坦化的过程中，所述平坦化过程去除所述隔离材料层的部分厚度以及位于所述鳍部110顶部的第一掩模层，以露出所述鳍部110的顶部表面。
参考图4和图5，在所述鳍部110侧壁上形成鳍部侧墙111，其中图5是图4中沿AA线的剖视图。
需要说明的是，本实施例中，形成所述鳍部110之后，形成所述鳍部侧墙111之前，所述形成方法还包括：形成栅极120，所述栅极120横跨所述鳍部110且覆盖所述鳍部110顶部和侧壁的部分表面。
形成所述栅极120的步骤包括：首先形成覆盖所述隔离层101和所述鳍部110的栅极材料层，所述栅极材料层的顶部表面高于所述鳍部110的顶部表面；在所述栅极材料层表面形成图形化的第二掩膜层，图形化的所述第二掩膜层用于定义所述栅极120的位置和尺寸；以图形化的所述第二掩膜层为掩膜刻蚀所述栅极材料层，形成所述栅极120，所述栅极120横跨所述鳍部110，且覆盖所述鳍部110顶部和侧壁的部分表面。
所述鳍部侧墙111用于在后续工艺中保护所述鳍部110的侧壁。本实施例中，所述鳍部侧墙111的材料包括氮化硅。
需要说明的是，本实施例中，所述鳍部110上还形成有栅极120，所以在形成所述鳍部侧墙111的步骤中，还在所述栅极120侧壁上形成栅极侧墙121。所述栅极侧墙121用于在后续工艺过程中保护所述栅极以及所述鳍部110的顶部表面。由于所述栅极侧墙121和所述鳍部侧墙111同时形成，所以所述栅极侧墙121和所述鳍部侧墙111的材料相同。具体的，所述栅极侧墙121也包括氮化硅。
形成所述鳍部侧墙111和所述栅极侧墙121的步骤包括：形成覆盖所述鳍部110、所述栅极120以及所述隔离层101表面的侧墙材料层；去除所述鳍部110顶部上以及所述栅极120顶部上的栅极材料层，形成位于所述鳍部110侧壁的鳍部侧墙111，同时形成位于所述栅极120侧壁的栅极侧墙121。具体的，去除所述鳍部110顶部上以及所述栅极120顶部上的栅极材料层的步骤中可以通过干法刻蚀的方式进行。
参考图6和图7，对所述鳍部110和所述鳍部侧墙111进行至少一次降高处理，使所述鳍部110对顶部表面与所述鳍部侧墙111顶部表面齐平。
具体的，所述降高处理包括：
参考图6，对所述鳍部侧墙111进行第一刻蚀以降低所述鳍部侧墙111的高度。
所述第一刻蚀用于去除所述鳍部侧墙111的部分材料，以降低所述鳍部侧墙111的高度。
具体的，进行第一刻蚀的步骤中，对所述鳍部侧墙111的刻蚀速率大于对所述鳍部110的刻蚀速率。本实施例中，所述鳍部侧墙111的材料为氮化硅，所述鳍部110的材料为单晶硅。与氮化硅材料的鳍部侧墙111相比，单晶硅材料的鳍部110具有较小的刻蚀速率，能够有效减小进行所述第一刻蚀过程对所述鳍部110的影响。
本实施例中，进行所述第一刻蚀的步骤包括：通过自对准刻蚀或电感耦合等离子体刻蚀进行所述第一刻蚀。通过自对准刻蚀或电感耦合等离子体刻蚀进行所述第一刻蚀，能够使第一刻蚀对所述鳍部侧墙110的刻蚀速率与对所述鳍部的刻蚀速率的差值较大，甚至能够使对所述鳍部侧墙110的刻蚀速率与对所述鳍部的刻蚀速率的比值达到千倍，能够有效的抑制第一刻蚀过程中鳍部110的损失，提高刻蚀控制能力，提高所形成半导体结构的性能。
具体地，进行所述第一刻蚀的步骤中，所采用的刻蚀气体包括C5H7F气体。
需要说明的是，本实施例中，所述鳍部110侧壁上还形成有隔离层101。所以进行第一刻蚀的步骤中，对所述鳍部侧墙110的刻蚀速率大于对所述隔离层101的刻蚀速率。
本实施例中，所述鳍部侧墙110的材料为氮化硅，所述隔离层101的材料为氧化硅。与氮化硅材料的鳍部侧墙111相比，氧化硅材料的隔离层101具有更小的刻蚀速率，能够有效减小所述第一刻蚀对所述隔离层101的影响，能够有效降低所述隔离层101被过度损失现象出现的可能，从而提高了所述隔离层101的稳定性和电隔离性能，进而能够抑制漏电流。
所述降高处理还包括：
参考图7，对所述鳍部110进行第二刻蚀以降低所述鳍部110的高度。
所述第二刻蚀用于去除所述鳍部110的部分材料，以降低所述鳍部110的高度，从而使所述鳍部110的顶部表面与所述鳍部侧墙111的顶部表面齐平。所述鳍部110和所述鳍部侧墙111齐平的做法，能够为后续半导体工艺提供平整的工艺表面，从而提高所形成半导体结构的性能。
具体的，进行第二刻蚀步骤中，对所述鳍部侧墙111的刻蚀速率小于对所述鳍部110的刻蚀速率。本实施例中，与单晶硅材料的鳍部110相比，氮化硅材料的鳍部侧墙111具有更小的刻蚀速率，能够有效抑制第二刻蚀对所述鳍部侧墙111的影响，减少第二刻蚀进行过程中所述鳍部侧墙111的损失。
本实施例中，进行第二刻蚀的步骤包括：通过远程等离子体的方式进行所述第二刻蚀。具体的，通过远程等离子体的方式进行所述第二刻蚀的步骤包括：通过化学顺流刻蚀的方式进行所述第二刻蚀。
此外，进行第二刻蚀的步骤中，所述采用的刻蚀气体包括NF3。通过化学顺流刻蚀的方式进行所述第二刻蚀并结合采用NF3，能够使第二刻蚀过程对所述鳍部侧墙110的刻蚀速率与对所述鳍部的刻蚀速率的差值较大，甚至能够使对所述鳍部111的刻蚀速率与对所述鳍部侧墙111的刻蚀速率的比值达到千倍，能够有效的抑制在进行第二刻蚀过程中鳍部侧墙111的损失，提高刻蚀控制能力，提高所形成半导体结构的性能。
此外，进行第二刻蚀过程中，对所述鳍部110的刻蚀速率大于对所述隔离层101的刻蚀速率。本实施例中，所述鳍部110的材料为单晶硅，所述隔离层101的材料为氧化硅。与单晶硅材料的鳍部110相比，氧化硅材料的隔离层101具有更小的刻蚀速率，能够有效减小所述第二刻蚀对所述隔离层101的影响，有效减少所述隔离层101过度损失而引起鳍部110隔离问题的出现，有效提高鳍部110的电隔离性，降低漏电流。
需要说明的是，在降高处理的过程中，如果所述鳍部110的高度降低太多，则容易造成剩余的所述鳍部110高度过低，会影响后续所形成半导体结构的性能；如果所述鳍部110的高度降低太少，则难以保证所述鳍部110顶部表面与所述鳍部侧墙111顶部表面的齐平，难以改善所形成半导体结构的性能。具体的，本实施例，对所述鳍部110和所述鳍部侧墙111进行至少一次降高处理的步骤中，所述鳍部110的高度降低到范围内。
还需要说明的是，本实施例中，所述形成方法还包括在所述鳍部110内形成应力层。具体的，所述栅极120(如图4所示)和所述栅极侧墙121构成栅极结构；所述鳍部110的顶部表面与所述鳍部侧墙111的顶部表面齐平之后，所述形成方法还包括：在所述栅极结构两侧的鳍部110内形成应力层。
具体的，形成所述应力层的步骤包括：在所述栅极结构两侧的鳍部110内形成开口；向所述开口内填充应力材料，以形成应力层。
由于包括第一刻蚀和第二刻蚀的降高处理，分别降低所述鳍部侧墙111和所述鳍部110的高度。在第一刻蚀和第二刻蚀过程中，对所述鳍部110和所述鳍部侧墙111具有较大的刻蚀速率差，从而提高了对所述鳍部110和所述鳍部侧墙111刻蚀过程的控制能力，进而提高所形成鳍部110和鳍部侧墙111顶部表面的平整程度，有利于提高所形成开口的质量，并提高填充所述开口而形成应力层的质量。
具体的，当所形成半导体结构为PMOS晶体管，所述应力层的材料为锗硅材料；当所形成半导体结构为NMOS晶体管，所述应力层的材料包括碳硅材料或磷硅材料。
参考图8，示出了本发明半导体结构形成方法另一实施例的流程图。
本实施例与前一实施例相同之处，在此不再赘述。本实施例与前述实施例不同之处在于，为了提高所形成半导体结构中所述鳍部顶部表面和所述鳍部侧墙顶部表面的齐平程度，提高所述降高处理的工艺精度，本实施例中，执行多次所述降高处理，以逐步降低所述鳍部和所述鳍部侧墙之间的高度差。
本实施例中，执行多次所述降高处理的步骤包括：在执行步骤S140形成栅极侧墙和鳍部侧墙之后，执行步骤S200对所述鳍部侧墙进行第一刻蚀，以降低所述鳍部侧墙的高度；执行步骤S140之后，执行步骤S300对所述鳍部进行第二刻蚀，以降低所述鳍部的高度；之后，执行步骤S400，重复执行步骤S200～S300，以逐步降低所述鳍部和所述鳍部侧墙之间的高度差，使所述鳍部的顶部表面与所述鳍部侧墙的顶部表面齐平。
具体的，对所述鳍部和所述鳍部侧墙进行至少一次降高处理的步骤包括：对所述鳍部和所述鳍部侧墙进行3到5次降高处理，以使所述鳍部110达到设计要求。
综上，本发明技术方案通过包括第一刻蚀和第二刻蚀的降高处理，分别降低所述鳍部侧墙和鳍部的高度，并使所述鳍部和所述鳍部侧墙的顶部表面齐平，这样对所述鳍部侧墙和所述鳍部分别刻蚀，能够有效的提高刻蚀工艺的控制能力，有利于提高所形成鳍部和所形成鳍部侧墙顶部表面的平整程度，进而有利于提高所形成半导体结构的性能。此外，本发明可选方案中，所述第一刻蚀过程中，对所述鳍部侧墙的刻蚀速率大于对所述隔离层的刻蚀速率；所述第二刻蚀过程中，对所述鳍部的刻蚀速率大于对所述隔离层的刻蚀速率，所以能够有效减小在第一刻蚀和第二刻蚀过程中隔离层的损失，减少由于隔离层过度损失而影响鳍部电隔离的问题，提高所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
形成衬底以及位于所述衬底上的鳍部；
在所述鳍部侧壁上形成鳍部侧墙；
对所述鳍部和所述鳍部侧墙进行至少一次降高处理，使所述鳍部的顶部表面与所述鳍部侧墙的顶部表面齐平；
其中，所述降高处理的步骤包括：
对所述鳍部侧墙进行第一刻蚀以降低所述鳍部侧墙的高度；
对所述鳍部进行第二刻蚀以降低所述鳍部的高度。
2.如权利要求1所述的形成方法，其特征在于，所述鳍部的材料包括硅。
3.如权利要求1所述的形成方法，其特征在于，所述鳍部侧墙的材料包括氮化硅。
4.如权利要求1所述的形成方法，其特征在于，进行第一刻蚀的步骤中，对所述鳍部侧墙的刻蚀速率大于对所述鳍部的刻蚀速率。
5.如权利要求1所述的形成方法，其特征在于，进行第一刻蚀的步骤包括：通过自对准刻蚀或电感耦合等离子体刻蚀进行所述第一刻蚀。
6.如权利要求1或5所述的形成方法，其特征在于，进行第一刻蚀的步骤中，所采用的刻蚀气体包括：C5H7F气体。
7.如权利要求1所述的形成方法，其特征在于，进行第二刻蚀的步骤中，对所述鳍部侧墙的刻蚀速率小于对所述鳍部的刻蚀速率。
8.如权利要求1所述的形成方法，其特征在于，进行第二刻蚀的步骤包括：通过远程等离子体的方式进行所述第二刻蚀。
9.如权利要求8所述的形成方法，其特征在于，通过远程等离子体的方式进行所述第二刻蚀的步骤包括：通过化学顺流刻蚀的方式进行所述第二刻蚀。
10.如权利要求1、8或9所述的形成方法，其特征在于，进行第二刻蚀的步骤中，所述采用的刻蚀气体包括NF3。
11.如权利要求1所述的形成方法，其特征在于，对所述鳍部和所述鳍部侧墙进行至少一次降高处理的步骤中，所述鳍部的高度降低到
12.如权利要求1所述的形成方法，其特征在于，对所述鳍部和所述鳍部侧墙进行至少一次降高处理的步骤包括：对所述鳍部和所述鳍部侧墙进行3至5次降高处理，。
13.如权利要求1所述的形成方法，其特征在于，形成所述衬底和所述鳍部的步骤中，相邻鳍部之间还具有隔离层；
进行第一刻蚀的步骤中，对所述鳍部侧墙的刻蚀速率大于对所述隔离层的刻蚀速率；
进行第二刻蚀的步骤中，对所述鳍部的刻蚀速率大于对所述隔离层的刻蚀速率。
14.如权利要求13所述的形成方法，其特征在于，形成衬底的步骤中，所述隔离层的材料包括：氧化硅。
15.如权利要求1所述的形成方法，其特征在于，形成所述鳍部之后，形成所述鳍部侧墙之前，所述形成方法还包括：形成栅极，所述栅极横跨所述鳍部且覆盖所述鳍部顶部和侧壁的部分表面；
形成所述鳍部侧墙的步骤中，还在栅极侧壁上形成栅极侧墙。
16.如权利要求15所述的形成方法，其特征在于，所述栅极和所述栅极侧墙构成栅极结构；
所述鳍部的顶部表面与所述鳍部侧墙的顶部表面齐平之后，所述形成方法还包括：在所述栅极结构两侧的鳍部内形成应力层。
17.如权利要求16所述的形成方法，其特征在于，当所形成的半导体结构为PMOS晶体管，所述应力层的材料为锗硅材料。
18.如权利要求16所述的形成方法，其特征在于，当所形成的半导体结构为NMOS晶体管，所述应力层的材料包括碳硅材料。
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