CN107690607A - 基于电流传感器的闭环控制装置 - Google Patents

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Abstract

描述了用于执行集成电路的电流控制的方法和装置。在一个实施例中，一种装置包括被耦合以接收第一电流的核逻辑；用以生成第一时钟信号的时钟发生器；以及耦合到该时钟发生器并且被耦合以基于该第一时钟信号向该核逻辑提供第二时钟信号的闭环电流控制器，该电流控制器通过改变该第一时钟信号以生成该第二时钟信号来控制由该核逻辑接收的该第一电流的量。

Description

基于电流传感器的闭环控制装置
发明领域
本发明的实施例涉及集成电路(IC)的功率输送领域；更具体而言，本发明的实施例涉及使用时钟扼制执行IC的一个核或其他部分的电流控制。
发明背景
集成电路(IC)(诸如，处理器)的最大负载电流表示IC能够汲取的最大峰值电流。这在本文中被称作IccMax。如今，IccMax由频率(经常按照频率元(frequency bin)来测量)和Icc保护器电平来定义。基于那些数字，就什么频率元是IccMax受限制的以及IC所要求的调压器(VR)的大小做出设计决定。
在处理器的情况中，IccMax和由处理器所汲取的平均电流之间的差(称作Icc平均)可以大于20％。控制IccMax从而减小IccMax会由于需要较小VR(因为其需要供应较少电流)而导致板管芯区域内的较大增益，以及导致IccMax受限制的频率元获得更多频率。
在过去通过将频率限制在IC运行的频率来控制IC的IccMax。然而，即使一个应用能够到达某个Icc电平，但是所有其他应用得到相同的频率限制但无法达到相同的限度，这可能损害它们的性能。由此，限制频率是不合需的。
附图简述
从以下给出的详细描述并从本发明的各实施例的附图，可更全面地理解本发明，然而它们不应该被理解为将本发明限于特定实施例，而是仅用于解释和理解。
图1是用于控制进入核的电流的控制环路的一个实施例的框图。
图2A示出具有100％的有效频率的时钟波形。
图2B和2C分别示出具有81％(16个脉冲中的13个)和50％(16个脉冲中的8个)的有效频率的时钟波形。
图3是用于控制集成电路中的电流的过程的一个实施例的流程图。
图4是用于确定核中的电流的过程的一个实施例的流程图。
图5示出开环控制和闭环控制二者的PG电流的模拟结果。
图6示出开环控制和闭环控制的VR电流的模拟结果。
图7是集成电路的一部分的框图。
图8是系统的一个实施例的框图；
具体实施方式
描述了用于执行系统中的集成电路(IC)的电流控制的方法和装置。在一个实施例中，系统包括向IC提供电压的调压器(VR)。本文中描述的技术允许将给IC的电流限制到期望的水平。使用这些技术，对应频率元和Icc保护器电平限制的最大电流可以被选择。进一步，用这些技术，VR的大小可以受到控制，这允许更多的IccMax受限制的频率元。
本发明的一个实施例的目的在于将VR输出电流(称之为VR电流)限制到预定义水平的“目标电流”。为了达成该目的，IC的核电流(例如，中央处理单元(CPU)核电流(例如，功率门(PG)电流))通过使用时间连续控制环路被调节到预定义的或者阈值水平(在本文中被称为“目标电流”)。在一个实施例中，时间连续控制环路是闭环控制系统，该闭环控制系统包括一个或多个功率门(PG)电流传感器和一个核电流控制装置的系统。
在以下描述中，陈述许多细节以提供对本发明的更为透彻的解释。然而，对本领域技术人员将显而易见的是，在没有这些特定细节的情况下也可实施本发明。在其他实例中，以框图形式，而不是具体地示出已知的结构和设备，从而避免使本发明变得模糊。
在一个实施例中，电流控制控制集成电路(IC)的核的电流。在一个实施例中，IC包括耦合以接收核电流的核逻辑，用以生成时钟信号的时钟发生器(例如，锁相环(PLL))，以及耦合到该时钟发生器以及耦合以基于该第一时钟信号向该核逻辑提供第二时钟信号的闭环电流控制器。通过控制去往该核时钟的时钟信号的有效频率，电流控制器控制核逻辑接收到的电流的量。换言之，该电流控制器通过改变该核逻辑接收到的时钟信号的有效频率来改变达该核逻辑接收到的电流的量。
在一个实施例中，提供给该核的电流是基于调压器(VR)电流的。通过控制该核逻辑接收到的电流，该VR电流也被控制。
在一个实施例中，该闭环电流控制器包括用以获得指示被接收到该核逻辑中的电流的测量的电流感测单元，耦合到该电流感测单元以基于计算的电流与目标电流的比较而生成输出的处理单元，所述计算的电流基于来自该电流感测单元的测量指示被接收到该核中的电流，以及被耦合以从该处理单元接收该输出，被耦合以从该时钟发生器接收该时钟信号，以及被耦合以向该核逻辑提供时钟信号的时钟调节单元。在操作中，该时钟调节单元能够修改来自该时钟发生器的该时钟信号以用基于来自该处理单元的输出而限制被接收到该核逻辑中的核电流的这样的方式来创建该核时钟信号。在一个实施例中，该时钟调节单元通过移除时钟信号的脉冲来修改来自该时钟发生器的该时钟信号以创建该核时钟信号。
在一个实施例中，该电流测量和感测单元通过测量电路系统上的电压来测量通过耦合到该核逻辑的该电路系统(例如，功率门、一组功率门、主板调压器(MBVR)、功率管理集成电路(PMIC)、全集成调压器(FIVR))的电流。该电流感测单元进一步包括模数转换器(ADC)以将该电压转换成数字值。
在一个实施例中，该处理单元包括电流计算逻辑以基于来自该电流感测单元的电压输出来输出经计算的电流，以及误差放大器和补偿网络以比较经计算的电流和目标电流并基于比较该经计算的电流和目标电流的结果来生成时钟调节命令。在一个实施例中，该误差放大器和补偿网络包括比例积分(PI)补偿网络。
在一个实施例中，闭环电流控制器包括时钟重复循环调节单元以通过动态地调节该第一时钟信号的有效频率来生成该第二时钟信号。
图1是用于控制进入核的电流的控制环路的一个实施例的框图。在一个实施例中，核逻辑是微处理器或片上系统(SOC)中的处理器核的一部分。在一个实施例中，处理器核或核逻辑是位于微处理器或SOC中的能够维持独立体系结构状态的逻辑，其中每一个被独立维持的体系结构状态与至少一些专用的执行资源相关联。
参照图1，调压器(VR)101向具有(诸)功率门103和核逻辑104的核提供电压。在一个实施例中，VR 101耦合到主板。在一个实施例中，核也耦合到主板。
VR 101通过功率输送网102向核提供电压。功率在经历核逻辑104的实时瞬变之前行进通过功率输送网102。在一个实施例中，功率输送网102表示功率被通过其转移到管芯中的核的主板、封装和管芯，并且包括与主板上的迹线、通孔等等有关的无源寄生电感，VR电流120被驱动通过这些主板上的迹线、通孔等等。
VR电流120通过(诸)功率门103到核逻辑104进入核中。从(诸)功率门103流动到核逻辑104的电流在本文中被称作功率门(PG)电流121。
闭环控制器105执行PG电流121的闭环控制，从而限制VR电流120。闭环控制器105使用电流感测单元110和处理单元111计算核内的PG电流121。使用PG电流121(即，核中的电流)与跨功率门103的漏源电压(Vds)是直接成比例的假设，电流感测单元110通过测量跨那些功率门103的电压来测量通过一个或多个功率门103的PG电流121。在一个实施例中，电流感测单元110使用差分放大器122测量功率门103上的Vds电压。在另一个实施例中，使用差分环形振荡器。电流感测单元110用模数(ADC)123将测得的电压转换成数字格式并将数字格式的测得电压发送到处理单元111以供电流计算。在一个实施例中，功率门103遍布核与多个电流感测单元分布。来自多个电流感测单元的测得电压被一起取平均并用来提供有关平均核电流的数据。例如，在一个实施例中，有遍布核分布的16个功率门以及16个电流感测单元来进行电压测量，其被一起取平均成用于电流计算的信号电压值。在一个实施例中，取平均是在处理单元中执行的。在一个实施例中，每个电流感测单元具有去往该处理单元的总线。
处理单元111使用计算单元131使用以下公式来计算PG电流121。
I＝Vds/RdsOn
其中，功率门开启时的漏源电阻(RdsOn)是通过进行晶片特性测量(siliconcharacterization)来获得的，并且在一个实施例中是从存储在管芯上的存储器(例如，寄存器)获得的。在一个实施例中，为了更好的准确度，有关Vccu的数据和温度在计算中被调用，由执行功率管理的核中的功率控制单元(PCU)133提供。Vccu(非门控的)是在功率门之前提供给核的功率，而Vccg是功率门之后的最终核功率。RdsOn取决于温度和Vccu二者。更具体而言，在一个实施例中，RdsOn随着温度上升而增加，且在Vccu增加时下降。
在计算PG电流121之后，处理单元111使用误差放大器和比例积分(PI)补偿网络132来比较经计算的PG电流和目标电流(即，电流阈值)。在一个实施例中，目标电流是来自PCU 133的。误差放大器和PI补偿网络132确保经调节的核电流(假设等于PG电流121)等于由PCU 133提供的目标电流。在一个实施例中，使用了误差放大器和PI补偿网络，因为有数个芯片上的核和连续控制环路(而非基于比较器的控制环路)被使用。该环路包括诸如电流测量元件、控制(补偿)元件和调节元件的元件。该补偿参数是取决于环路延迟(即，计算等待时间)的。补偿属性将会定义电流过冲和设置时间。
基于经计算的PG电流和目标电流之间的比较的结果，误差放大器和PI补偿网络132在时钟调节命令总线134上生成时钟调节命令。
注意，在一个实施例中，由处理单元111执行的操作，包括那些由计算单元131和误差放大器补偿网络132执行的操作，是被数字地执行的。
时钟调节单元112从误差放大器和PI补偿网络132接收时钟调节命令并动态地调节核时钟的有效频率(Freq_eff)，其包括核逻辑104的时钟，其中有效频率是与核电流直接成比例的(即I核＝C*V*f)。在一个实施例中，时钟调节单元112通过根据自时钟调节命令总线134流传送的命令来调节时钟重复循环来执行调节。在该情况中，重复循环步骤的数目定义PG电流121的量化脉动。针对量化脉动，每次时钟重复循环改变，就创建了负载电流中的改变。这创建了电压脉动，称之为量化脉动。该脉动的强度取决于最大可能时钟重复脉冲(在一个示例总为16个)的数目。
图2A-2C示出了三个示例波形。图2A示出从16个脉冲的重复性脉冲序列获得的具有100％的有效频率的时钟波形。换言之，提供给核逻辑104的时钟波形与从时钟发生器(例如，PLL)106输出的是相同的。图2B和2C分别示出从16个脉冲的重复性脉冲序列获得的具有81％(16个脉冲中的13个)和50％(16个脉冲中的8个)的有效频率的时钟波形。通过修改具有100％有效频率的时钟波形中的脉冲的数目，具有其他有效频率的时钟波形可以被生成。
在一个实施例中，具有小于100％的有效频率的时钟波形由脉冲吞没电路(pulseswallowing circuit)生成，该脉冲吞没电路在本质上从时钟信号移除脉冲。
注意，执行使用时钟调节单元112改变核时钟的有效频率而非通过改变PLL时钟来改变核时钟的有效频率是因为直接改变PLL时钟仅可以用非常低的速率执行，否则PLL将会丢失其锁定。换言之，本文中所描述的技术可以几乎瞬时地改变有效时钟频率。进一步，所公开的技术并不在核逻辑内创建速度路径。
图3是用于控制集成电路中的电流的过程的一个实施例的流程图。在一个实施例中，电流在集成电路的核中被控制。在一个实施例中，提供给核中的核逻辑的电流是受控的。图3的过程由处理逻辑执行，该处理逻辑可包括硬件(电路、专用逻辑等)、软件(例如，运行在通用计算机系统上或专用机器上)、固件、或这三者的组合。
参见图3，该过程通过处理逻辑向核逻辑提供时钟信号而开始(处理框301)。在一个实施例中，时钟信号源自时钟发生器(例如，锁相环(PLL))。
在向核提供核时钟信号的同时，处理逻辑确定核中的电流(处理框302).在一个实施例中，确定核中的电流包括测量核中的电压并基于测得的电压计算电流值。图4是用于确定核中的电流的过程的一个实施例的流程图。该过程由处理逻辑执行，该处理逻辑可包括硬件(电路、专用逻辑等)、软件(例如，运行在通用计算机系统上或专用机器上)、固件、或这三者的组合。
参照图4，该过程始于测量核电流从其中通过的核中的电路系统(例如，功率门、分布在核上的一组功率门)上的模拟电压(处理框401)。接着，处理逻辑使用模数转换器(ADC)将模拟电压转换成数字电压值(处理框402)。使用数字电压值，处理逻辑使用与电路系统相关联的电阻(例如，功率门的电阻(例如，漏源电阻))来计算核中的电流的值。
在一个实施例中，模拟电压在核中的多个电路系统(例如，遍布核分布的多个功率门)上测量。在此类情况中，每个测得模拟电压被转换成数字形式并随后这些数字电压值被取平均，并且该平均值被用于计算核电流。
参照回图3，处理逻辑比较核中的电流和目标电流(处理框303)。如上文所讨论的，在一个实施例中，核中的电流计算自跨核电流在其中通过的核中的电路系统测得的电压。
基于比较核电流和目标电流的结果，处理逻辑生成(诸)时钟调节命令(处理框304)以及基于(诸)时钟调节命令调节给核逻辑的时钟(处理框305)。在一个实施例中，对于核时钟的调节包括动态地调节核时钟信号的有效频率。在PG电流以及由此而来的VR电流需要被限制的情况中，核时钟信号的频率被扼制。在一个实施例中，扼制的量是静态的。在一个实施例中，提供预定(例如，最佳)功率/性能比的扼制被使用。在一个实施例中，去往核逻辑的时钟通过移除(例如，吞没)来自时钟发生器的时钟信号的脉冲来调节。随后，经调节的时钟被提供到核逻辑(处理框306)。
图5示出开环控制和闭环控制二者的PG电流的模拟结果。参照图5，注意观察到显著的电流过冲，并且随后在目标值处的稳定状态。观察到“量化脉动”，其来自由时钟调节单元112进行的时钟的量化。若在时钟调节单元112中使用更大的粒度(例如，32，代替16)，则脉动将会是一半。
图6示出开环控制和闭环控制的VR电流的模拟结果。参照图6，注意观察到小的电流过冲，并且随后在目标值处的稳定状态。另外，不存在VR电流的“量化脉动”。
图7是具有两个核和一个功率控制单元(PCU)的处理器的一部分的框图。参照图7，PCU 701耦合到核702和703。虽然仅示出了两个核，但是可以有两个以上核。PCU 701向核702和703提供了频率和IccMax。即，在一个实施例中，PCU 701基于软件请求和硬件状态(例如，温度影响)决定每个核在什么频率上运行。核702和703中的每一者包括一个或多个电流传感器。在一个实施例中，核702和703中的每一者在每个核包括16个电流传感器。每个核还包括连同相关联的控制一起的传感器处理单元，以比较所计算的电流和PCU定义的阈值。
核702和703之间的遥测被用来向PCU 701发送信息。在一个实施例中，若存在太多的扼制情况，则PCU 701增加电路阈值(即，目标电流)以允许较少的扼制。
由此，上文所描述的控制进入处理器或SOC核的电流的技术允许控制电流而不限制频率。
该技术的使用对于设备、客户端和服务器系统而言具有巨大的优点。对于所有类型的SOC和处理器，模拟的结果显示使用上文所描述的技术实现了使用小20％的VR，同时具有最小的性能影响。因此，使用本文中描述的技术减小了VR大小并引起了较小的形状系数和较低的消费者成本。由此，本文中所描述的技术通过能够使用较小的以及由此较便宜的VR而在减小系统的材料单(BOM)成本方面有优势。进一步，该技术允许较小的形状系数。此外，该技术通过允许在较高频率上运行而改进了具有有限的或较低的最大负载电流的配置(ICCMax受限的系统)的频率。
图8是可纳入上文所描述的技术的系统级示图的一个实施例800。例如，上文所描述的系统可以被纳入到系统800中的处理器的处理器核中。
参照图8，系统800包括但不限于：台式计算机、膝上型计算机、上网本、平板、笔记本计算机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算设备、智能电话、因特网家电或任何其他类型的计算设备。在另一实施例中，系统800实现本文中公开的方法并可以是片上系统式(SOC)系统。
在一个实施例中，处理器810具有一个或多个处理器核812到812N，其中812N表示处理器810内的第N个处理器核，其中N是正整数。在一个实施例中，系统800包括多个处理器，这多个处理器包括处理器810和805，其中处理器805具有与处理器810的逻辑类似或相同的逻辑。在一个实施例中，系统800包括多个处理器，这多个处理器包括处理器810和805，其中处理器805具有完全独立于处理器810的逻辑的逻辑。在此类实施例中，多封装系统800是异构多封装系统，因为处理器805和810具有不同的逻辑单元。在一个实施例中，处理核812包括但不限于：用于取得指令的预取逻辑、用于解码指令的解码逻辑、用于执行指令的执行逻辑，以及类似逻辑。在一个实施例中，处理器810具有用于高速缓存系统800的指令和/或数据的高速缓存存储器816。在本发明的另一实施例中，高速缓存存储器816包括级1、级2和级3高速缓存存储器、或者处理器810内的任何其他配置的高速缓存存储器。
在一个实施例中，处理器810包括存储器控制中枢(MCH)814，其可以操作以执行使得处理器810能够访问包括易失性存储器832和/或非易失性存储器834的存储器830并与之进行通信。在一个实施例中，存储器控制中枢(MCH)814位于处理器810外，作为独立集成电路
在一个实施例中，处理器810可操作以与存储器830和芯片组820通信在此类实施例中，SSD 880在SSD 880启动时执行计算机可执行指令。
在一个实施例中，处理器810还耦合到无线天线878以与配置成传送和/或接收无线信号的任何设备通信。在一个实施例中，无线天线接口878根据IEEE 802.11标准及其相关系列、家庭插座AV(HomePlug AV：HPAV)、超宽带(UWB)、蓝牙、WiMax或任何形式的无线通信协议来操作，但不限于此。
在一个实施例中，易失性存储器832包括但不限于：同步动态随机访问存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)、和/或任何其他类型的随机存取存储器设备。非易失性存储器834包括但不限于：闪存(例如，NAND，NOR)、相变存储器(PCM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、或任何其他类型的非易失性存储器设备。
存储器830存储将由处理器810执行的信息和指令。在一个实施例中，芯片组820经由点对点(PtP或P-P)接口817和822与处理器810连接。在一个实施例中，芯片组820使得处理器810能连接至系统800中的其他模块。在一个实施例中，接口817和822根据诸如Intel快通互连(QPI)或类似协议的PtP通信协议进行操作。
在一个实施例中，芯片组820可操作以与处理器810、805、显示设备840、以及其他设备872、876、874、860、862、864、866、877等通信。在一个实施例中，芯片组820还耦合到无线天线878以与配置成传送和/或接收无线信号的任何设备通信。
在一个实施例中，芯片组820经由接口826连接至显示设备840。在一个实施例中，显示设备840包括但不限于：液晶显示器(LCD)、等离子显示器、阴极射线管(CRT)显示器、或任何其他形式的视觉显示设备。另外，芯片组820连接至一条或多条总线850和855，这些总线互联各个模块874、860、862、864和866。在一个实施例中，如果总线速度或通信协议中存在失配，则总线850和855可经由总线桥872互联在一起。在一个实施例中，芯片组820经由接口824与非易失性存储器860、大容量存储设备862、键盘/鼠标864以及网络接口866耦合，与智能电视876、消费性电子产品877等耦合，但不限于此。
在一个实施例中，大容量存储设备862包括但不限于固态驱动器、硬盘驱动器、通用串行闪存驱动器、或任何其他形式的计算机数据存储介质。在一个实施例中，网络接口866是通过使用任何类型的公知网络接口标准来实现的，这些标准包括但不限于：以太网接口、通用串行总线(USB)接口、外围组件互连(PCI)快速接口、无线接口和/或任何其他合适类型的接口。
虽然图8中所示的模块被描绘为系统800内的不同块，但是这些块中的一些块所执行的功能可被集成在单个半导体电路内，或者可使用两个或更多个不同的集成电路来实现。
在第一示例实施例中，一种装置包括被耦合以接收第一电流的核逻辑；用以生成第一时钟信号的时钟发生器；以及耦合到该时钟发生器并且被耦合以基于该第一时钟信号向该核逻辑提供第二时钟信号的闭环电流控制器，该电流控制器通过改变该第一时钟信号以生成该第二时钟信号来控制由该核逻辑接收的该第一电流的量。
在另一示例实施例中，该第一示例实施例的主题可以任选地包括该第一电流是基于调压器(VR)电流的，以及该第一电流的控制控制了该VR电流。
在另一示例实施例中，该第一示例实施例的主题可以任选地包括该闭环电流控制器包括：用以测量进入该核逻辑的电流感测单元，耦合到该电流感测单元以基于与自该电流感测单元测得的电流相关联的电流值与目标电流之间的比较生成输出的处理单元，以及被耦合以从该处理单元接收该输出，被耦合以从该时钟发生器接收该第一时钟信号，以及被耦合以向该核逻辑提供第二时钟信号的时钟调节单元，该时钟调节单元基于来自该处理单元的输出将该第一时钟信号改变成第二时钟信号以限制进入该核逻辑的该第一电流。在另一示例实施例中，该示例实施例的主题可以任选地包括该时钟调节单元移除该第一时钟信号的脉冲以创建该第二时钟信号。在另一示例实施例中，该示例实施例的主题可以任选地包括该电流测量和感测单元通过测量在电路系统上的电压来测量通过耦合到该核逻辑的该电路系统的电流。在另一示例实施例中，该示例实施例的主题可以任选地包括该电路系统包括功率门。在另一示例实施例中，该示例实施例的主题可以任选地包括该电流感测单元进一步包括模数转换器(ADC)以将该电压转换成数字值。
在另一示例实施例中，该第一示例实施例的主题可以任选地包括该处理单元包括：电流计算逻辑以基于来自该电流感测单元的电压输出来输出经计算的电流，以及误差放大器和补偿网络以比较经计算的电流和目标电流并基于比较该经计算的电流和目标电流的结果来生成时钟调节命令。在另一示例实施例中，该示例实施例的主题可以任选地包括该误差放大器和补偿网络包括比例积分(PI)补偿网络。
在另一示例实施例中，该第一示例实施例的主题可以任选地包括闭环电流控制器包括时钟重复循环调节单元以通过动态地调节该第一时钟信号的有效频率来生成该第二时钟信号。
在第二实例实施例中，一种用于具有具备核逻辑的核的集成电路(IC)中的方法，包括测量该核中的电流，比较与测得电流相关联的电流值与目标电流；基于该电流比较的结果生成时钟调节命令；以及基于该时钟调节命令调节去往该核逻辑的时钟。
在另一示例实施例中，该第二实例实施例的主题可以任选地包括生成第一时钟信号并向该核逻辑提供该第一时钟信号，其中调节去往该核逻辑的时钟包括移除该第一时钟信号的脉冲以创建该第二时钟信号；以及向该核逻辑提供该第二时钟信号。
在另一示例实施例中，该第二示例实施例的主题可以任选地包括测量该核中的电流包括测量在其中通过该电流的核中的电路系统上的电压。
在另一示例实施例中，该第二示例实施例的主题可以任选地包括该电路系统包括功率门。
在另一示例实施例中，该第二示例实施例的主题可以任选地包括用模数转换器(ADC)以将该电压转换成数字值。
另一示例实施例中，该第二示例实施例的主题可以任选地包括，基于该测得电流和该目标电流之间的比较的结果生成该时钟调节命令包括基于在其上通过该电流的电路系统上测得的电压生成经计算的电流以及比较经计算的电流和目标电流，其中该时钟调节命令是基于比较该经计算的电流和目标电流的结果生成的。
在另一示例实施例中，该第二示例实施例的主题可以任选地包括，基于该时钟调节命令调节去往该核逻辑的时钟包括通过动态地调节该第一时钟信号的有效频率生成该第二时钟信号。
在另一示例实施例中，该第二示例实施例的主题可以任选地包括测量该核中的电流包括：测量在其上通过该电流的该核中的多个电路系统上的电压；通过对测得的电压取平均生成平均电压；以及其中基于该测得电流和该目标电流之间的比较的结果生成该时钟调节命令包括基于在该多个电路系统上测得的平均电压生成经计算的电流，以及比较经计算的电流和目标电流，其中该时钟调节命令是基于比较该经计算的电流和目标电流的结果生成的。
在第三示例实施例中，一种装置包括用以生成调压器(VR)电流的调压器；耦合到该VR的集成电路(IC)，该IC包括被耦合以接收第一电流的核逻辑，该第一电流基于该VR电流；用以生成第一时钟信号的时钟发生器；以及耦合到该时钟发生器并且被耦合以基于该第一时钟信号向该核逻辑提供第二时钟信号的闭环电流控制器，该电流控制器通过改变该第一时钟信号以生成该第二时钟信号来控制由该核逻辑接收的该第一电流的量。
在另一示例实施例中，该第三示例实施例的主题可以任选地包括该闭环电流控制器包括：用以测量进入该核逻辑的电流感测单元，耦合到该电流感测单元以基于与自该电流感测单元测得的电流相关联的电流值与目标电流之间的比较生成输出的处理单元，以及被耦合以从该处理单元接收该输出，被耦合以从该时钟发生器接收该第一时钟信号，以及被耦合以向该核逻辑提供第二时钟信号的时钟调节单元，该时钟调节单元基于来自该处理单元的输出将该第一时钟信号改变成第二时钟信号以限制进入该核逻辑的该第一电流。
在另一示例实施例中，该第三示例实施例的主题可以任选地包括该时钟调节单元移除该第一时钟信号的脉冲以创建该第二时钟信号。
在另一示例实施例中，该第三示例实施例的主题可以任选地包括该电流测量和感测单元包括：差分放大器以测量跨该在其中通过第一电流的电路系统的电压；以及模数转换器(ADC)以将该电压转换成数字值。
在另一示例实施例中，该第三示例实施例的主题可以任选地包括该处理单元包括：电流计算逻辑以基于来自该电流感测单元的电压输出来输出经计算的电流，以及误差放大器和补偿网络以比较经计算的电流和目标电流并基于比较该经计算的电流和目标电流的结果来生成时钟调节命令。
在另一示例实施例中，该第三示例实施例的主题可以任选地包括该误差放大器和补偿网络包括比例积分(PI)补偿网络。
在另一示例实施例中，该第三示例实施例的主题可以任选地包括闭环电流控制器包括时钟重复循环调节单元以通过动态地调节该第一时钟信号的有效频率来生成该第二时钟信号。
上文所描述的详细描述中的一些部分是按照算法和对计算机存储器内的数据位的操作的符号表示而给出的。这些算法描述和表示是数据处理领域内技术人员使用以便最有效地将他们的工作本质传达给其他本领域技术人员的手段。算法在此或一般是指导致所期望结果的自洽的步骤序列。这些步骤需要对物理量进行物理操控。通常但非必须，这些量采用能被存储、传输、组合、比较、以及以其他方式操控的电信号或磁信号的形式。主要出于常见用途的考虑，将这些信号称为位、值、要素、符号、字符、项、数字等被证明是方便的。
然而，应当记住，所有这些及/或类似的术语将与适当的物理量关联，仅仅是应用于这些量的方便的标记。除非具体说明否则，如从以下讨论所显而易见的，应意识到，贯穿说明书使用诸如“处理”、“计算”、“推算”、“确定”、“显示”等术语的讨论指的是计算机系统或类似的电子计算设备的动作和进程，它们将计算机系统寄存器和存储器内表示为物理(例如，电子)量的数据处理和/或变换成计算机系统存储器、寄存器或其他这种信息存储、传输或显示设备内类似地表示为物理量的其他数据。
本发明还涉及用于执行本文操作的装置。这些装置可专门构造来用于所需目的，或其可包括通用计算机，该通用计算机由存储在该计算机内的计算机程序有选择地激活或重新配置。这种计算机程序可以存储在计算机可读存储介质中，诸如但不限于，包括软盘、光盘、CD-ROM和磁光盘之类的任何类型的盘，只读存储器(ROM)，随机存取存储器(RAM)，EPROM，EEPROM，磁卡或光学卡，或者适于存储电子指令的任何类型的介质，每种介质耦合到计算机系统总线。
本文呈现的算法及显示并非固有地与任何特定计算机或其他装置相关。可以将各种通用系统与根据本文教导的程序一起使用，或可以证明构造更专门的装置来实现所要求的方法步骤是方便的。各种这些系统的所需结构将从本申请中的描述中呈现。另外，不参考任何特定编程语言来描述本发明。将会领会可将多种编程语言用于实现如本文所述的本发明的教导。
机器可读介质包括用于存储或传输机器(例如，计算机)可读形式的信息的任何机制。例如：机器可读介质包括只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光存储介质、闪存设备；等。
尽管本发明的很多改变和修改在本领域的普通技术人员阅读上述描述之后无疑将变得显而易见，但应该理解作为说明示出和描述的任何具体实施例决非旨在是限制性的。因此，对各实施例的细节的引述不打算限制权利要求的范围，该权利要求本身仅列举认为是对本发明至为重要的那些特征。

Claims (20)

1.一种装置，包括：
核逻辑，被耦合以接收第一电流；
时钟发生器，用于生成第一时钟信号；以及
闭环电流控制器，耦合到所述时钟发生器并且被耦合以基于所述第一时钟信号向所述核逻辑提供第二时钟信号，所述电流控制器用于通过改变所述第一时钟信号以生成所述第二时钟信号来控制由所述核逻辑接收到的所述第一电流的量。
2.如权利要求1所述的装置，其特征在于，所述第一电流是基于调压器(VR)电流的，以及所述第一电流的控制控制了所述VR电流。
3.如权利要求1所述的装置，其特征在于，所述闭环电流控制器包括：
电流感测单元，用于测量进入所述核逻辑的电流；
处理单元，耦合到所述电流感测单元，以用于基于与来自所述电流感测单元的测得电流相关联的电流值与目标电流之间的比较而生成输出；以及
时钟调节单元，被耦合以从所述处理单元接收所述输出、被耦合以从所述时钟生成器接收所述第一时钟信号、以及被耦合以向所述核逻辑提供所述第二时钟信号，所述时钟调节单元用于基于来自所述处理单元的输出将所述第一时钟信号改变成所述第二时钟信号以限制进入所述核逻辑的所述第一电流。
4.如权利要求3所述的装置，其特征在于，所述时钟调节单元用于移除所述第一时钟信号的脉冲以创建所述第二时钟信号。
5.如权利要求3所述的装置，其特征在于，所述电流测量和感测单元测量用于通过测量电路系统上的电压来测量流过耦合到所述核逻辑的所述电路系统的电流。
6.如权利要求5所述的装置，其特征在于，所述电路系统包括功率门。
7.如权利要求3所述的装置，其特征在于，所述处理单元包括：
电流计算逻辑，用于基于来自所述电流感测单元的电压输出来输出经计算的电流；
误差放大器和比例积分(PI)补偿网络，用于比较经计算的电流与目标电流并基于比较所述经计算的电流与目标电流的结果来生成时钟调节命令。
8.如权利要求3所述的装置，其特征在于，所述闭环电流控制器包括时钟重复循环调节单元，所述时钟重复循环调节单元用于通过动态地调节所述第一时钟信号的有效频率来生成所述第二时钟信号。
9.一种用于具有具备核逻辑的核的集成电路(IC)中的方法，所述方法包括：
测量所述核中的电流；
比较与测得电流相关联的电流值与目标电流；
基于电流比较的结果生成时钟调节命令；以及
基于所述时钟调节命令调节去往所述核逻辑的时钟。
10.如权利要求9所述的方法，其特征在于，进一步包括：
生成第一时钟信号并向所述核逻辑提供所述第一时钟信号，其中调节去往所述核逻辑的时钟包括移除所述第一时钟信号的脉冲以创建所述第二时钟信号；以及
向所述核逻辑提供所述第二时钟信号。
11.如权利要求9所述的方法，其特征在于，所述测量所述核中的电流包括：
测量在其上通过所述电流的所述核中的电路系统上的电压。
12.如权利要求9所述的方法，其特征在于，基于所述测得电流和所述目标电流之间的比较的结果生成所述时钟调节命令包括：
基于在其上通过所述电流的电路系统上测得的电压生成经计算的电流；以及
比较经计算的电流和目标电流，其中所述时钟调节命令是基于比较所述经计算的电流和目标电流的结果生成的。
13.如权利要求9所述的方法，其特征在于，所述基于所述时钟调节命令调节去往所述核逻辑的时钟包括通过动态地调节所述第一时钟信号的有效频率来生成所述第二时钟信号。
14.如权利要求9所述的方法，其特征在于，所述测量所述核中的电流包括：
测量在其中通过所述电流的所述核中的多个电路系统上的电压；
通过对测得的电压取平均生成平均电压；以及
其中，基于所述测得电流和所述目标电流之间的比较的结果生成所述时钟调节命令包括：
基于在多个电路系统上测得的平均电压生成经计算的电流；以及
比较经计算的电流和目标电流，其中所述时钟调节命令是基于比较所述经计算的电流和目标电流的结果生成的。
15.一种装置，包括：
调压器，用于生成调压器(VR)电流；
集成电路(IC)，耦合到所述VR，所述IC包括：
核逻辑，被耦合以接收第一电流，所述第一电流基于所述VR电流；
时钟发生器，用于生成第一时钟信号；以及
闭环电流控制器，耦合到所述时钟发生器并且被耦合以基于所述第一时钟信号向所述核逻辑提供第二时钟信号，所述电流控制器通过改变所述第一时钟信号以生成所述第二时钟信号来控制由所述核逻辑接收到的所述第一电流的量。
16.如权利要求15所述的装置，其特征在于，所述闭环电流控制器包括：
电流感测单元，用于测量进入所述核逻辑的电流；
处理单元，耦合到所述电流感测单元，用于基于与来自所述电流感测单元的测得电流相关联的电流值与目标电流之间的比较生成输出；以及
时钟调节单元，被耦合以从所述处理单元接收所述输出、被耦合以从所述时钟生成器接收所述第一时钟信号、以及被耦合以向所述核逻辑提供所述第二时钟信号，所述时钟调节单元用于基于来自所述处理单元的输出将所述第一时钟信号改变成所述第二时钟信号以限制进入所述核逻辑的所述第一电流。
17.如权利要求16所述的装置，其特征在于，所述时钟调节单元用于移除所述第一时钟信号的脉冲以创建所述第二时钟信号。
18.如权利要求15所述的装置，其特征在于，所述处理单元包括：
电流计算逻辑，用于基于来自所述电流感测单元的电压输出来输出经计算的电流；
误差放大器和补偿网络，用于比较经计算的电流与目标电流并基于比较所述经计算的电流与目标电流的结果来生成时钟调节命令。
19.如权利要求18所述的装置，其特征在于，所述误差放大器和补偿网络包括比例积分(PI)补偿网络。
20.如权利要求15所述的装置，其特征在于，所述闭环电流控制器包括时钟重复循环调节单元，所述时钟重复循环调节单元用于通过动态地调节所述第一时钟信号的有效频率来生成所述第二时钟信号。
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