CN107666580A - 背板装置和视频处理器 - Google Patents

Abstract

本发明实施例公开了一种背板装置，包括：视频输入处理装置接口组；视频输出处理装置接口组；主控装置接口；矩阵交换模块，连接视频输入处理装置接口组、视频输出处理装置接口组和主控装置接口；以及可编程逻辑器件，连接主控装置接口、通过网络物理层收发器组连接视频输入处理装置接口组及视频输出处理装置接口组、以及通过控制时序输出接口组连接视频输入处理装置接口组及视频输出处理装置接口组。本发明实施例还提供了采用该种背板装置的视频处理器。

Description

背板装置和视频处理器

技术领域

本发明涉及视频处理及显示技术领域，尤其涉及一种背板装置以及一种视频处理器。

背景技术

在视频拼接显示领域，当输入卡、输出卡、主制卡等通过背板进行交互时，这就需要在背板上设计某种通信方式来实现。一般的背板通常采用MCU/ARM作为主控卡和输入卡/输出卡的沟通桥梁，而MCU/ARM与输入卡、输出卡、主控卡之间所采用的通信协议一般为RS485、SPI、I2C等一对多通信方式，其通信速率低，导致产品性能不佳。

发明内容

本发明的实施例提供一种背板装置以及一种视频处理器，以实现提升通信速率进而提升产品性能的技术效果。

一方面，提供了一种背板装置，包括：视频输入处理装置接口组；视频输出处理装置接口组；主控装置接口；矩阵交换模块，连接所述视频输入处理装置接口组、所述视频输出处理装置接口组和所述主控装置接口；可编程逻辑器件，连接所述主控装置接口、并通过第一网络物理层收发器组连接所述视频输入处理装置接口组以及通过第二网络物理层收发器组连接所述视频输出处理装置接口组。其中，所述可编程逻辑器件还包括第一控制时序输出接口组和第二控制时序输出接口组，所述第一控制时序输出接口组连接所述视频输入处理装置接口组，所述第二控制时序输出接口组连接所述视频输出处理装置接口组。

在本发明的一个实施例中，所述背板装置还包括：扩展装置接口，连接所述矩阵交换模块、并通过第三网络物理层收发器连接所述可编程逻辑器件。

在本发明的一个实施例中，所述扩展装置接口通过多路串化器/解串器总线连接所述矩阵交换模块。

在本发明的一个实施例中，所述背板装置还包括：微控制器电路，包括微控制器和连接所述微控制器的存储器；其中，所述微控制器连接所述主控装置接口、所述视频输入处理装置接口组和所述视频输出处理装置接口组。

在本发明的一个实施例中，所述微控制器通过串口连接所述主控装置接口，所述主控装置接口通过串行总线连接所述矩阵交换模块。

在本发明的一个实施例中，所述可编程逻辑器件通过存储控制器总线连接所述主控装置接口,所述第一控制时序输出接口组和所述第二控制时序输出接口组中的每一路控制时序输出接口用于输出包含时钟信号、数据使能信号、行同步信号和场同步信号的时序控制信号。

在本发明的一个实施例中，所述第一控制时序输出接口组用于输出多路多信号源预监用时序控制信号，所述第二控制时序输出接口组用于输出多路当前播放信号源输出用时序控制信号。

在本发明的一个实施例中，所述视频输入处理装置接口组包括多个视频输入处理装置接口，且每一个视频输入处理装置接口通过多路串化器/解串器总线连接所述矩阵交换模块；所述视频输出处理装置接口组包括多个视频输出处理装置接口，且每一个视频输出处理装置接口通过多路串化器/解串器总线连接所述矩阵交换模块。

在本发明的一个实施例中，所述背板装置还包括时钟发生器和同步锁相器，分别连接所述可编程逻辑器件。

另一方面，提供了一种视频处理器，包括：视频输入处理装置、视频输出处理装置、主控装置和前述任意一种背板装置；所述视频输入处理装置连接所述背板装置的所述视频输入处理装置接口组，所述视频输出处理装置连接所述背板装置的所述视频输出处理装置接口组，所述主控装置连接所述背板装置的所述主控装置接口。

上述技术方案可以具有如下一个或多个优点：采用可编程逻辑器件作为数据、命令转发器件，并通过增加网络物理层收发器组等数据物理链路，其可以达到简化控制逻辑之目的并能实现点对点通信，增加了数据传输并行性，从而可以提升产品性能。再者，通过在可编程逻辑上配置控制时序输出接口组并连接至视频输入处理装置接口组及视频输出处理装置接口组，从而可以实现多信号源预监功能。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例的一种背板装置的结构示意图。

图2A为采用图1所示背板装置的一种视频处理器的结构示意图。

图2B为图2A所示可编程逻辑器件的通信方式示意图。

图3为本发明另一个实施例的一种背板装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明一个实施例提供的一种背板装置11，包括：视频输入处理装置接口组111、视频输出处理装置接口组113、主控装置接口115、矩阵交换模块117、网络物理层收发器组118a、网络物理层收发器组118b和可编程逻辑器件119。

其中，视频输入处理装置接口组111例如包括多个视频输入处理装置接口1111且可以采用卡槽形式。

视频输出处理装置接口组113例如包括多个视频输出处理装置接口1131且可以采用卡槽形式。

主控装置接口115可以采用卡槽形式。

矩阵交换模块117连接视频输入处理装置接口组111、视频输出处理装置接口组113和主控装置接口115，其例如包括高速矩阵交换芯片像CrossPoint Switch芯片等。

可编程逻辑器件119连接主控装置接口115、通过网络物理层收发器(或称网络PHY)组118a连接视频输入处理装置接口组111以及通过网络物理层收发器组118b连接视频输出处理装置接口组113。此外，可编程逻辑器件118还包括控制时序输出接口组1191和控制时序输出接口组1193，控制时序输出接口组1191连接视频输入处理装置接口组111，控制时序输出接口组1193连接视频输出处理装置接口组113。

更具体地，以视频输入处理装置接口组111包括八个视频输入处理装置接口1111且视频输出处理装置接口组113包括八个视频输出处理装置接口1131为例，则网络物理层收发器组118a可包括八路网络物理层收发器以分别连接八个视频输入处理装置接口1111，网络物理层收发器组118b可包括八路网络物理层收发器以分别连接八个视频输出处理装置接口1131；类似地，控制时序输出接口组1191可包括八路控制时序输出接口以分别连接八个视频输入处理装置接口1111，控制时序输出接口组1193可包括八路控制时序输出接口以分别连接八个视频输出处理装置接口1131。当然，值得一提的是，此处举例中的接口数量并非用来限制本发明，其可以根据实际需要弹性设计。再者，本实施例的可编程逻辑器件119例如是FPGA(Field Programmable Gate Array,现场可编程门阵列)器件，当然本发明并不以此为限。另外，值得说明的是，本实施例的可编程逻辑器件119主要用于实现数据、命令的转发，而通过增加网络物理层收发器组118a、118b等数据物理链路，其可以达到简化控制逻辑之目的并能实现点对点通信，增加了数据传输并行性。

请一并参见图1和图2A，其中图2A为采用图1所示背板结构11的视频处理器10的结构示意图。具体地，图2所示视频处理器10除了包括背板装置11之外，还包括：视频输入处理装置13、视频输出处理装置15和主控装置17。

其中，视频输入处理装置13连接至视频输入处理装置接口组111中的视频输入处理装置接口1111(参见图1)，视频输入处理装置13例如采用板卡形式而也可以称之为输入卡，相应地视频输入处理装置接口1111可以为卡槽结构；至于连接至视频输入处理装置接口组111的视频输入处理装置13的数量可以为一个，也可以为多个，具体数量视实际需求而定。再者，视频输入处理装置13可以实现视频输入、视频预处理，甚至视频缩放、视频预监、OSD(on-screen display)、UMD(Under Monitor Display)等功能。其中的视频预处理为伽玛(Gamma)变换、色域转换(例如YUV格式转换成RGB格式)、滤波(例如中值滤波)等操作。此外，每一个视频输入处理装置接口1111例如通过多路SERDES总线连接矩阵交换模块117。

视频输出处理装置15连接至视频输出处理装置接口组113中的视频输出处理装置接口1131(参见图1)，视频输出处理装置15例如采用板卡形式而也可以称之为输出卡，相应地视频输出处理装置接口1131可以为卡槽结构；至于连接至视频输出处理装置接口组113的视频输出处理装置15的数量可以为一个，也可以为多个，具体数量视实际需求而定。再者，视频输出处理装置15可以实现图像缩放、图像叠加、视频输出等功能。此外，每一个视频输出处理装置接口1131例如通过多路SERDES总线连接矩阵交换模块117。

主控装置17连接至背板装置11的主控装置接口115(参见图1)，其可以作为上位机和视频处理器10之间的通信桥梁，主要实现控制功能。具体而言，主控装置17可以通过FMC(Flexible Memory Controller，可变存储控制器)/FSMC(Flexible Static MemoryController，可变静态存储控制器)等存储控制器总线与可编程逻辑器件119通信，并通过可编程逻辑器件119与视频输入处理装置13、视频输出处理装置15进行数据传输。

再者，在图2A所示实施例中，视频输入处理装置13、视频输出处理装置15与矩阵交换模块117之间采用串化器/解串器(SERDES)总线连接，以达到高速数据传输的目的。矩阵交换模块117使用高速矩阵交换芯片，其可以根据主控装置17下发的切换指令将对应的视频输入处理装置13的数据切换到对应的视频输出处理装置15上。

参见图2B，可编程逻辑器件119例如包括命令解析模块、ID配置模块、数据存储模块、MVR/PGM时序产生模块等功能模块。

视频处理器10系统上电后，首先主控装置17发送ID配置命令至可编程逻辑器件119，由可编程逻辑器件119的命令解析模块对ID配置命令进行解析，控制ID配置模块产生n个ID例如ID1,…IDn，此处n的取值通常由视频输入处理装置接口1111和视频输出处理装置接口1131的总数量决定。ID配置模块所产生的n个ID经由网路物理层收发器组118a、118b传送至各个视频输入处理装置13及视频输出处理装置15，由视频输入处理装置13及视频输出处理装置15读取接收到的ID并保存至RAM中。然后，各个视频输入处理装置13及视频输出处理装置15分别产生应答信号ACK1,…,ACKn以表示已经接收到ID、并通过网络物理层收发器组118a、118b传送给可编程逻辑器件119的数据存储模块进行保存作为各个视频输入处理装置13及视频输出处理装置15的ID状态信息，而可编程逻辑器件119会产生中断信号给主控装置17，由主控装置17来读取数据存储模块中保存的ID状态信息。

至于MVR/PGM时序产生模块，其可以产生MVR(Multi-Viewer)时序和PGM(Programming)时序。其中，MVR时序例如包括多路多信号源预监用时序控制信号，而每一路多信号源预监用时序控制信号例如包含时钟信号(MCLK)、数据使能信号(DE)、行同步信号(HS)和场同步信号(VS)并经由控制时序输出接口组1191中的一路控制时序输出接口以及网络物理层收发器组118a中的一路网络物理层收发器传送至相对应的视频输入处理装置13，以作为多信号源预监画面处理用控制时序。类似地，PGM时序例如包括多路当前播放信号源(或称PGM信号源，其通常为当前播放以供上屏显示的信号源)输出用时序控制信号，而每一路当前播放信号源输出用时序控制信号例如包含时钟信号(PCLK)、数据使能信号(DE)、行同步信号(HS)和场同步信号(VS)并经由控制时序输出接口组1193中的一路控制时序输出接口以及网络物理层收发器组118b中的一路网络物理层收发器传送至相对应的视频输出处理装置15，以作为当前播放信号源输出用控制时序。

参见图3，在本发明的另一个实施例中，背板装置31包括：视频输入处理装置接口组311、扩展装置接口312、视频输出处理装置接口组313、微控制器电路314、主控装置接口315、时钟发生器316、矩阵交换模块317、网络物理层收发器组318a、网络物理层收发器组318b、网络物理层收发器318c和可编程逻辑器件319和同步锁相器310。

其中，视频输入处理装置接口组311例如包括多个视频输入处理装置接口1111且可以采用卡槽形式，其用于连接一个或多个视频输入处理装置。

扩展装置接口312连接矩阵交换模块317和可编程逻辑器件319。具体而言，扩展装置接口312例如经由多路SERDES总线连接矩阵交换模块317并例如通过网络物理层收发器318c连接可编程逻辑器件319。再者，扩展装置接口312例如用于连接扩展装置以与其他视频处理器形成级联，从而相连接的两台视频处理器可以共享信号源；而扩展装置可以是以板卡形式出现的级联卡。

视频输出处理装置接口组313例如包括多个视频输出处理装置接口3131且可以采用卡槽形式，其用于连接一个或多个视频输出处理装置。

微控制器电路314连接主控装置接口315，例如通过串口(UART)连接主控装置接口315。具体而言，微控制器电路314可以包括微控制器像MCU和连接微控制器的存储器，而此处的存储器例如经由串行总线连接微控制器。再者，微控制器电路314通过其微控制器连接视频输入处理装置接口组311和视频输出处理装置接口组313以采集视频输入处理装置接口组311所连接的视频输入处理装置及视频输出处理装置接口组313所连接的视频输出处理装置的电压信号等物理参量；存储器例如闪存通过串行总线像SPI总线与微控制器通信，保存微控制器上的数据记录。

主控装置接口315可以采用卡槽形式，其用于连接主控装置。而所连接的主控装置可以作为上位机和视频处理器之间的通信桥梁，主要实现控制功能。

时钟发生器316连接可编程逻辑器件319，其例如用于向可编程逻辑器件319提供产生MVR时序和PGM时序所需的时钟。

矩阵交换模块317连接视频输入处理装置接口组311、视频输出处理装置接口组313和主控装置接口315，其例如包括高速矩阵交换芯片像CrossPoint Switch芯片等。此处，视频输入处理装置接口组311中的每一个视频输入处理装置接口3111例如通过多路SERDES总线连接矩阵交换模块317；类似地，视频输出处理装置接口组313中的每一个视频输出处理装置接口3131例如通过多路SERDES总线连接矩阵交换模块317。

可编程逻辑器件319例如通过串行总线像SPI总线连接主控装置接口315、通过网络物理层收发器组318a连接视频输入处理装置接口组311以及通过网络物理层收发器组318b连接视频输出处理装置接口组313。此外，可编程逻辑器件318还包括控制时序输出接口组3191和控制时序输出接口组3193，控制时序输出接口组3191连接视频输入处理装置接口组311，控制时序输出接口组3193连接视频输出处理装置接口组313。

更具体地，以视频输入处理装置接口组311包括八个视频输入处理装置接口3111且视频输出处理装置接口组313包括八个视频输出处理装置接口3131为例，则网络物理层收发器组318a可包括八路网络物理层收发器以分别连接八个视频输入处理装置接口3111，网络物理层收发器组318b可包括八路网络物理层收发器以分别连接八个视频输出处理装置接口3131；类似地，控制时序输出接口组3191可包括八路控制时序输出接口以分别连接八个视频输入处理装置接口3111，控制时序输出接口组3193可包括八路控制时序输出接口以分别连接八个视频输出处理装置接口3131。当然，值得一提的是，此处举例中的接口数量并非用来限制本发明，其可以根据实际需要弹性设计。再者，本实施例的可编程逻辑器件319例如是FPGA器件，当然本发明并不以此为限。另外，值得说明的是，本实施例的可编程逻辑器件319主要用于实现数据、命令的转发，而通过增加通过网络物理层收发器组318a、318b等数据物理链路，其可以达到简化控制逻辑的目的并实现点对点通信，增加了数据传输并行性。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和/或方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)的一个或多个处理器执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种背板装置，其特征在于，包括：

视频输入处理装置接口组；

视频输出处理装置接口组；

主控装置接口；

矩阵交换模块，连接所述视频输入处理装置接口组、所述视频输出处理装置接口组和所述主控装置接口；

可编程逻辑器件，连接所述主控装置接口、并通过第一网络物理层收发器组连接所述视频输入处理装置接口组以及通过第二网络物理层收发器组连接所述视频输出处理装置接口组；

其中，所述可编程逻辑器件还包括第一控制时序输出接口组和第二控制时序输出接口组，所述第一控制时序输出接口组连接所述视频输入处理装置接口组，所述第二控制时序输出接口组连接所述视频输出处理装置接口组。

2.如权利要求1所述的背板装置，其特征在于，所述背板装置还包括：

扩展装置接口，连接所述矩阵交换模块、并通过第三网络物理层收发器连接所述可编程逻辑器件。

3.如权利要求2所述的背板装置，其特征在于，所述扩展装置接口通过多路串化器/解串器总线连接所述矩阵交换模块。

4.如权利要求1所述的背板装置，其特征在于，所述背板装置还包括：

微控制器电路，包括微控制器和连接所述微控制器的存储器；

其中，所述微控制器连接所述主控装置接口、所述视频输入处理装置接口组和所述视频输出处理装置接口组。

5.如权利要求4所述的背板装置，其特征在于，所述微控制器通过串口连接所述主控装置接口，所述主控装置接口通过串行总线连接所述矩阵交换模块。

6.如权利要求1所述的背板装置，其特征在于，所述可编程逻辑器件通过存储控制器总线连接所述主控装置接口,所述第一控制时序输出接口组和所述第二控制时序输出接口组中的每一路控制时序输出接口用于输出包含时钟信号、数据使能信号、行同步信号和场同步信号的时序控制信号。

7.如权利要求6所述的背板装置，其特征在于，所述第一控制时序输出接口组用于输出多路多信号源预监用时序控制信号，所述第二控制时序输出接口组用于输出多路当前播放信号源输出用时序控制信号。

8.如权利要求1所述的背板装置，其特征在于，所述视频输入处理装置接口组包括多个视频输入处理装置接口，且每一个视频输入处理装置接口通过多路串化器/解串器总线连接所述矩阵交换模块；所述视频输出处理装置接口组包括多个视频输出处理装置接口，且每一个视频输出处理装置接口通过多路串化器/解串器总线连接所述矩阵交换模块。

9.如权利要求1所述的背板装置，其特征在于，所述背板装置还包括时钟发生器和同步锁相器，分别连接所述可编程逻辑器件。

10.一种视频处理器，包括：视频输入处理装置、视频输出处理装置、主控装置和如权利要求1-9任意一项所述的背板装置；所述视频输入处理装置连接所述背板装置的所述视频输入处理装置接口组，所述视频输出处理装置连接所述背板装置的所述视频输出处理装置接口组，所述主控装置连接所述背板装置的所述主控装置接口。