CN107659304B - 基于共源共栅伪差分结构的预加重驱动电路 - Google Patents

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Abstract

本发明公开了一种基于共源共栅伪差分结构的预加重驱动电路，包括偏置电路、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管，第一MOS管、第二MOS管、第三MOS管、第七MOS管、第八MOS管和第九MOS管均为P型MOS管，第四MOS管、第五MOS管、第六MOS管、第十MOS管、第十一MOS管和第十二MOS管均为N型MOS管；优点是在具有简单的电路结构的基础上，输出灵活性高，可以根据需要输出不同的预加重电压驱动信号，满足不同的环境需求。

Description

基于共源共栅伪差分结构的预加重驱动电路
技术领域
本发明涉及一种预加重驱动电路，尤其是涉及一种基于共源共栅伪差分结构的预加重驱动电路。
背景技术
随着网络和通信数据传输速率的不断提高，人们对带宽的需求日益增加，但是传统电互连因其自身存在严重的介电损耗以及信道衰减等弊端。因此，带宽的提高受到极大的限制。
光互连是以光波作为传递信息载体的一种传输方式，对光学信息进行并行传输处理。光互连技术在高速数据传输环境中有着电互连技术不可比拟的优势——串扰小、密度高、速率快、功耗低等，并且将会逐步取代传统电互连。其中，以电光调制器、光电探测器、光开关为典型代表的光子器件已得到快速发展。硅基电光调制器通过改变硅材料折射率来实现对电光信号的调制，而以载流子色散效应为作用机理的电光调制器的研究较为普遍，即通过载流子的注入或抽取，改变材料中自由载流子浓度，进而改变硅材料的吸收系数和等效折射率。根据载流子工作方式不同，基于载流子色散效应的硅基光子器件可划分为正偏PIN结构、反偏PIN结构和MOS电容结构三种电学结构。其中，基于正偏PIN结载流子注入型电光调制器因其能实现较高的调制效率而得到较为广泛关注，但受载流子的扩散运动慢和复合寿命长的限制，造成其调制速度难以做高。
预加重技术能够改善电光调制器本征区内载流子的注入速度与复合寿命问题，进而改善光学传输特性。2007年，康奈尔大学首次通过信号发生器、反相器、脉冲发生器、延迟器、放大器与功率合成器等一系列数字电路仪器构成具有预加重功能的FIR数字滤波器，利用数字信号处理技术实现将标准的NRZ信号转换成预加重信号，使得基于PIN电学结构的硅基微环调制器可支持10Gbit/s以上的高速信号传输。这种预加重电信号产生方法所采用的电路结构较为复杂，而且其中运用到的数字信号处理仪器功能固然强大，但却是以功耗和所占据体积为代价的。近些年来，采用不同技术方法实现的预加重电路相继被报道。2010年，中科院半导体所余金中教授研究小组借鉴于康奈尔大学的设计思想提出一个新思路，利用功率合成器将两个方波信号进行合并，产生预加重信号，从而提高光开关响应速度。其中，实验结果表现为开关响应时间小于400ps。日本光学电子技术研究学会依然利用FIR数字滤波器合成预加重电信号技术，输出峰-峰值电压、正偏置电压分别为1.96V、0.72V的预加重电信号以驱动微环电光调制器，实现了50Gb/s的传输速率且消光比达到4.58dB。相继地，麻省理工学院设计了一种全数字电路的片选结构进行单片集成微环电光调制器，尽管码元传输率仅为2.5Gb/s，但却实现了功耗的大幅度降低至1.23pJ/bit，可为以后高密度、低功耗的硅基光电集成研究提供了参考方向。2014年，由德州农工大学与惠普实验室组成的合作研究小组利用方波主电路与正、负边缘脉冲电路并行处理合成预加重信号，并通过可调延迟单元独立控制上升和下降的预加重电位用以补偿不同边沿时间所产生的非线性瞬态特性。2015年，加利福尼亚大学与惠普实验室通过共同合作，利用高速信号发生器的不同输出，合成具有预加重功能的FIR滤波器，作为微环调制器的驱动电路。利用该电路，微环调制器可支持20Gbit/s的数据传输，并且工作带宽由1.1GHz扩展至10.9GHz。
但是，上述这些预加重驱动电路是都是通过预先计算设计的所需要电压数值要求，所以主要局限于单一预加重电压值的输出，并且FIR滤波器设计复杂性的特点限制了多个预加重电压值的输出，使得预加重电路在电压输出方面缺少灵活性，不能很好的满足不同环境。
发明内容
本发明所要解决的技术问题是提供一种在具有简单的电路结构的基础上，输出灵活性高，可以根据需要输出不同的预加重电压驱动信号，满足不同的环境需求的基于共源共栅伪差分结构的预加重驱动电路。
本发明解决上述技术问题所采用的技术方案为：一种基于共源共栅伪差分结构的预加重驱动电路，包括偏置电路、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管，所述的第一MOS管、所述的第二MOS管、所述的第三MOS管、所述的第七MOS管、所述的第八MOS管和所述的第九MOS管均为P型MOS管，所述的第四MOS管、所述的第五MOS管、所述的第六MOS管、所述的第十MOS管、所述的第十一MOS管和所述的第十二MOS管均为N型MOS管；所述的偏置电路具有电源端、输入端、第一偏置电压端、第二偏置电压端、第一电压控制端、第二电压控制端、第三电压控制端、第四电压控制端、第五电压控制端、第六电压控制端、第七电压控制端、第八电压控制端和输出端，所述的偏置电路的电源端接入电源，所述的偏置电路的输出端、所述的第一MOS管的源极和所述的第八MOS管的源极连接，所述的第一MOS管的栅极、所述的第五MOS管的栅极、所述的第七MOS管的栅极和所述的第十一MOS管的栅极连接且其连接端为所述的预加重驱动电路的第一时钟端，所述的预加重驱动电路的第一时钟端用于接入第一时钟信号，所述的第二MOS管的栅极、所述的第六MOS管的栅极、所述的第八MOS管的栅极和所述的第十二MOS管的栅极连接且其连接端为所述的预加重驱动电路的第一反相时钟端，所述的预加重驱动电路的第一反相时钟端用于接入第一时钟信号的反相信号，所述的第三MOS管的栅极和所述的第四MOS管的栅极连接且其连接端为所述的预加重驱动电路的第二时钟端，所述的预加重驱动电路的第二时钟端用于接入第二时钟信号，所述的第九MOS管的栅极和所述的第十MOS管的栅极连接且其连接端为所述的预加重驱动电路的第二反相时钟端，所述的预加重驱动电路的第二反相时钟端用于接入第二时钟信号的反相信号，所述的第二MOS管的源极和所述的第七MOS管的源极连接且其连接端为所述的预加重驱动电路的第一参考电压输入端，用于接入第一参考电压V1，所述的第一MOS管的漏极、所述的第二MOS管的漏极和所述的第三MOS管的源极连接，所述的第七MOS管的漏极、所述的第八MOS管的漏极和所述的第九MOS管的源极连接，所述的第三MOS管的漏极和所述的第四MOS管的漏极连接且其连接端为所述的预加重驱动电路的第一输出端，所述的第九MOS管的漏极和所述的第十MOS管的漏极连接且其连接端为所述的预加重驱动电路的第二输出端，所述的第四MOS管的源极、所述的第五MOS管的漏极和所述的第六MOS管的漏极连接，所述的第十MOS管的源极、所述的第十一MOS管的漏极和所述的第十二MOS管的漏极连接，所述的第五MOS管的源极和所述的第十二MOS管的源极连接且其连接端为所述的预加重驱动电路的第二参考电压输入端，用于接入第二参考电压V2，所述的第六MOS管的源极和所述的第十一MOS管的源极均接地，
所述的偏置电路包括运算放大器、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管和第二十一MOS管；所述的第十三MOS管、所述的第十四MOS管、所述的第十五MOS管、所述的第十六MOS管、所述的第十七MOS管、所述的第十八MOS管、所述的第十九MOS管、所述的第二十MOS管和所述的第二十一MOS管均为N型MOS管；所述的运算放大器具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、电源端、接地端和输出端，所述的运算放大器的第一输入端为所述的偏置电路的输入端，所述的运算放大器的第二输入端为所述的偏置电路的第一偏置电压端，所述的运算放大器的第二反相端为所述的偏置电路的第二偏置电压端，所述的运算放大器的电源端和所述的第十三MOS管的漏极连接且其连接端为所述的偏置电路的电源端，所述的运算放大器的接地端接地，所述的运算放大器的输出端和所述的第十三MOS管的栅极连接，所述的第十三MOS管的源极、所述的第一电阻的一端和所述的第十四MOS管的漏极连接且其连接端为所述的偏置电路的输出端，所述的第一电阻的另一端、所述的第二电阻的一端、所述的第十四MOS管的源极和所述的第十五MOS管的漏极连接，所述的第二电阻的另一端、所述的第三电阻的一端、所述的第十五MOS管的源极和所述的第十六MOS管的漏极连接，所述的第三电阻的另一端、所述的第四电阻的一端、所述的第十六MOS管的源极和所述的第十七MOS管的漏极连接，所述的第四电阻的另一端、所述的第五电阻的一端、所述的第十七MOS管的源极和所述的第十八MOS管的漏极连接，所述的第五电阻的另一端、所述的第六电阻的一端、所述的第十八MOS管的源极和所述的第十九MOS管的漏极连接，所述的第六电阻的另一端、所述的第七电阻的一端、所述的第十九MOS管的源极和所述的第二十MOS管的漏极连接，所述的第七电阻的另一端、所述的第八电阻的一端、所述的第二十MOS管的源极和所述的第二十一MOS管的漏极连接，所述的第八电阻的另一端、所述的第九电阻的一端、所述的第二十一MOS管的源极和所述的运算放大器的第一反相输入端连接，所述的第九电阻的另一端接地，所述的第二十一MOS管的栅极为所述的偏置电路的第一电压控制端；所述的第二十MOS管的栅极为所述的偏置电路的第二电压控制端；所述的第十九MOS管的栅极为所述的偏置电路的第三电压控制端；所述的第十八MOS管的栅极为所述的偏置电路的第四电压控制端；所述的第十七MOS管的栅极为所述的偏置电路的第五电压控制端；所述的第十六MOS管的栅极为所述的偏置电路的第六电压控制端；所述的第十五MOS管的栅极为所述的偏置电路的第七电压控制端；所述的第十四MOS管的栅极为所述的偏置电路的第八电压控制端。
所述的运算放大器包括第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管、第二十七MOS管、第二十八MOS管、第二十九MOS管、第三十MOS管、第三十一MOS管、第三十二MOS管、第三十三MOS管、第三十四MOS管、第一直流源和第二直流源；所述的第二十二MOS管、所述的第二十三MOS管、所述的第二十四MOS管、所述的第二十五MOS管、所述的第三十MOS管、所述的第三十一MOS管、所述的第三十二MOS管和所述的第三十三MOS管均为P型MOS管，所述的第二十六MOS管、所述的第二十七MOS管、所述的第二十八MOS管、所述的第二十九MOS管和所述的第三十四MOS管均为N型MOS管，所述的第二十二MOS管的源极、所述的第二十三MOS管的源极、所述的第三十二MOS管的源极、所述的第三十三MOS管的源极和所述的第一直流源的输入端连接且其连接端为所述的运算放大器的电源端，所述的第二十二MOS管的漏极和所述的第二十四MOS管的源极连接，所述的第二十三MOS管的漏极和所述的第二十五MOS管的源极连接，所述的第二十二MOS管的栅极、所述的第二十三MOS管的栅极、所述的第二十四MOS管的漏极和所述的第二十六MOS管的漏极连接，所述的第二十四MOS管的栅极和所述的第二十五MOS管的栅极连接且其连接端为所述的运算放大器的第二输入端，所述的第二十六MOS管的栅极和所述的第二十七MOS管的栅极连接且其连接端为所述的运算放大器的第二反相输入端，所述的第二十五MOS管的漏极和所述的第二十七MOS管的漏极连接且其连接端为所述的运算放大器的输出端，所述的第二十六MOS管的源极、所述的第二十八MOS管的漏极和所述的第三十一MOS管的漏极连接，所述的第二十七MOS管的源极、所述的第二十九MOS管的漏极和所述的第三十MOS管的漏极连接，所述的第二十八MOS管的栅极、所述的第三十四MOS管的栅极、所述的第二十九MOS管的栅极和所述的第一直流源的输出端连接，所述的第二十八MOS管的源极、所述的第二十九MOS管的源极、所述的第三十四MOS管的源极和所述的第二直流源的输出端连接且其连接端为所述的运算放大器的接地端，所述的第三十二MOS管的漏极、所述的第三十MOS管的源极和所述的第三十一MOS管的源极连接，所述的第三十MOS管的栅极为所述的运算放大器的第一反相输入端，所述的第三十一MOS管的栅极为所述的运算放大器的第一输入端，所述的第三十二MOS管的栅极、所述的第三十三MOS管的栅极、所述的第三十三MOS管的漏极和所述的第二直流源的输入端连接。该电路中，运算放大器采用“折叠式”共源共栅结构，具有较高的开环交流增益，对于提高闭环反馈系统的精度具有很大帮助，而且它没有两级运放的米勒补偿效应，结构设计较为简单。
与现有技术相比，本发明的优点在于通过偏置电路、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管构成预加重驱动电路，偏置电路采用共源共栅结构，第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管构成第一个伪差分结构，第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管构成第二个伪差分结构，通过八个电压控制信号控制偏置电路的输出，由此实现预加重驱动电路输出信号的调节，在具有简单的电路结构的基础上，输出灵活性高，可以根据需要输出不同的预加重电压驱动信号，满足不同的环境需求。
附图说明
图1为本发明的基于共源共栅伪差分结构的预加重驱动电路的电路图；
图2为本发明的基于共源共栅伪差分结构的预加重驱动电路中偏置电路的电路图；
图3为本发明的基于共源共栅伪差分结构的预加重驱动电路中运算放大器的电路图；
图4为PIN结负载的电路图；
图5为保持TW＝0.2ns不变，PIN结负载输出电压波形的上升沿和下降沿时间随短脉冲高电位的变化关系；
图6为本发明的基于共源共栅伪差分结构的预加重驱动电路的运算放大器的指标曲线。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1所示，一种基于共源共栅伪差分结构的预加重驱动电路，包括偏置电路、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12，第一MOS管M1、第二MOS管M2、第三MOS管M3、第七MOS管M7、第八MOS管M8和第九MOS管M9均为P型MOS管，第四MOS管M4、第五MOS管M5、第六MOS管M6、第十MOS管M10、第十一MOS管M11和第十二MOS管M12均为N型MOS管；偏置电路具有电源端、输入端、第一偏置电压端、第二偏置电压端、第一电压控制端、第二电压控制端、第三电压控制端、第四电压控制端、第五电压控制端、第六电压控制端、第七电压控制端、第八电压控制端和输出端，偏置电路的电源端接入电源VDD，偏置电路的输出端、第一MOS管M1的源极和第八MOS管M8的源极连接，第一MOS管M1的栅极、第五MOS管M5的栅极、第七MOS管M7的栅极和第十一MOS管M11的栅极连接且其连接端为预加重驱动电路的第一时钟端，预加重驱动电路的第一时钟端用于接入第一时钟信号Dk，第二MOS管M2的栅极、第六MOS管M6的栅极、第八MOS管M8的栅极和第十二MOS管M12的栅极连接且其连接端为预加重驱动电路的第一反相时钟端，预加重驱动电路的第一反相时钟端用于接入第一时钟信号Dk的反相信号Dk，第三MOS管M3的栅极和第四MOS管M4的栅极连接且其连接端为预加重驱动电路的第二时钟端，预加重驱动电路的第二时钟端用于接入第二时钟信号Dk-1，第九MOS管M9的栅极和第十MOS管M10的栅极连接且其连接端为预加重驱动电路的第二反相时钟端，预加重驱动电路的第二反相时钟端用于接入第二时钟信号Dk-1的反相信号
Figure BDA0001406059800000071
第二MOS管M2的源极和第七MOS管M7的源极连接且其连接端为预加重驱动电路的第一参考电压输入端，用于接入第一参考电压V1，第一MOS管M1的漏极、第二MOS管M2的漏极和第三MOS管M3的源极连接，第七MOS管M7的漏极、第八MOS管M8的漏极和第九MOS管M9的源极连接，第三MOS管M3的漏极和第四MOS管M4的漏极连接且其连接端为预加重驱动电路的第一输出端，第九MOS管M9的漏极和第十MOS管M10的漏极连接且其连接端为预加重驱动电路的第二输出端，第四MOS管M4的源极、第五MOS管M5的漏极和第六MOS管M6的漏极连接，第十MOS管M10的源极、第十一MOS管M11的漏极和第十二MOS管M12的漏极连接，第五MOS管M5的源极和第十二MOS管M12的源极连接且其连接端为预加重驱动电路的第二参考电压输入端，用于接入第二参考电压V2，第六MOS管M6的源极和第十一MOS管M11的源极均接地，偏置电路的输入端接入外部输入信号Vinp，偏置电路的第一偏置电压端接入第一偏置电压Vb1，偏置电路的第二偏置电压端接入第二偏置电压Vb2，偏置电路的第一电压控制端接入第一控制电压S1，偏置电路的第二电压控制端接入第二控制电压S2，偏置电路的第三电压控制端接入第三控制电压S3，偏置电路的第四电压控制端接入第四控制电压S4，偏置电路的第五电压控制端接入第五控制电压S5，偏置电路的第六电压控制端接入第六控制电压S6，偏置电路的第七电压控制端接入第七控制电压S7，偏置电路的第八电压控制端接入第八控制电压S8。
实施例二：如图1所示，一种基于共源共栅伪差分结构的预加重驱动电路，包括偏置电路、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12，第一MOS管M1、第二MOS管M2、第三MOS管M3、第七MOS管M7、第八MOS管M8和第九MOS管M9均为P型MOS管，第四MOS管M4、第五MOS管M5、第六MOS管M6、第十MOS管M10、第十一MOS管M11和第十二MOS管M12均为N型MOS管；偏置电路具有电源端、输入端、第一偏置电压端、第二偏置电压端、第一电压控制端、第二电压控制端、第三电压控制端、第四电压控制端、第五电压控制端、第六电压控制端、第七电压控制端、第八电压控制端和输出端，偏置电路的电源端接入电源VDD，偏置电路的输出端、第一MOS管M1的源极和第八MOS管M8的源极连接，第一MOS管M1的栅极、第五MOS管M5的栅极、第七MOS管M7的栅极和第十一MOS管M11的栅极连接且其连接端为预加重驱动电路的第一时钟端，预加重驱动电路的第一时钟端用于接入第一时钟信号Dk，第二MOS管M2的栅极、第六MOS管M6的栅极、第八MOS管M8的栅极和第十二MOS管M12的栅极连接且其连接端为预加重驱动电路的第一反相时钟端，预加重驱动电路的第一反相时钟端用于接入第一时钟信号Dk的反相信号
Figure BDA0001406059800000081
第三MOS管M3的栅极和第四MOS管M4的栅极连接且其连接端为预加重驱动电路的第二时钟端，预加重驱动电路的第二时钟端用于接入第二时钟信号Dk-1，第九MOS管M9的栅极和第十MOS管M10的栅极连接且其连接端为预加重驱动电路的第二反相时钟端，预加重驱动电路的第二反相时钟端用于接入第二时钟信号Dk-1的反相信号
Figure BDA0001406059800000082
第二MOS管M2的源极和第七MOS管M7的源极连接且其连接端为预加重驱动电路的第一参考电压输入端，用于接入第一参考电压V1，第一MOS管M1的漏极、第二MOS管M2的漏极和第三MOS管M3的源极连接，第七MOS管M7的漏极、第八MOS管M8的漏极和第九MOS管M9的源极连接，第三MOS管M3的漏极和第四MOS管M4的漏极连接且其连接端为预加重驱动电路的第一输出端，第九MOS管M9的漏极和第十MOS管M10的漏极连接且其连接端为预加重驱动电路的第二输出端，第四MOS管M4的源极、第五MOS管M5的漏极和第六MOS管M6的漏极连接，第十MOS管M10的源极、第十一MOS管M11的漏极和第十二MOS管M12的漏极连接，第五MOS管M5的源极和第十二MOS管M12的源极连接且其连接端为预加重驱动电路的第二参考电压输入端，用于接入第二参考电压V2，第六MOS管M6的源极和第十一MOS管M11的源极均接地，偏置电路的输入端接入外部输入信号Vinp，偏置电路的第一偏置电压端接入第一偏置电压Vb1，偏置电路的第二偏置电压端接入第二偏置电压Vb2，偏置电路的第一电压控制端接入第一控制电压S1，偏置电路的第二电压控制端接入第二控制电压S2，偏置电路的第三电压控制端接入第三控制电压S3，偏置电路的第四电压控制端接入第四控制电压S4，偏置电路的第五电压控制端接入第五控制电压S5，偏置电路的第六电压控制端接入第六控制电压S6，偏置电路的第七电压控制端接入第七控制电压S7，偏置电路的第八电压控制端接入第八控制电压S8。
如图2所示，本实施例中，偏置电路包括运算放大器、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20和第二十一MOS管M21；第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20和第二十一MOS管M21均为N型MOS管；运算放大器具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、电源端、接地端和输出端，运算放大器的第一输入端为偏置电路的输入端，运算放大器的第二输入端为偏置电路的第一偏置电压端，运算放大器的第二反相端为偏置电路的第二偏置电压端，运算放大器的电源端和第十三MOS管M13的漏极连接且其连接端为偏置电路的电源端，运算放大器的接地端接地，运算放大器的输出端和第十三MOS管M13的栅极连接，第十三MOS管M13的源极、第一电阻R1的一端和第十四MOS管M14的漏极连接且其连接端为偏置电路的输出端，第一电阻R1的另一端、第二电阻R2的一端、第十四MOS管M14的源极和第十五MOS管M15的漏极连接，第二电阻R2的另一端、第三电阻R3的一端、第十五MOS管M15的源极和第十六MOS管M16的漏极连接，第三电阻R3的另一端、第四电阻R4的一端、第十六MOS管M16的源极和第十七MOS管M17的漏极连接，第四电阻R4的另一端、第五电阻R5的一端、第十七MOS管M17的源极和第十八MOS管M18的漏极连接，第五电阻R5的另一端、第六电阻R6的一端、第十八MOS管M18的源极和第十九MOS管M19的漏极连接，第六电阻R6的另一端、第七电阻R7的一端、第十九MOS管M19的源极和第二十MOS管M20的漏极连接，第七电阻R7的另一端、第八电阻R8的一端、第二十MOS管M20的源极和第二十一MOS管M21的漏极连接，第八电阻R8的另一端、第九电阻R9的一端、第二十一MOS管M21的源极和运算放大器的第一反相输入端连接，第九电阻R9的另一端接地，第二十一MOS管M21的栅极为偏置电路的第一电压控制端；第二十MOS管M20的栅极为偏置电路的第二电压控制端；第十九MOS管M19的栅极为偏置电路的第三电压控制端；第十八MOS管M18的栅极为偏置电路的第四电压控制端；第十七MOS管M17的栅极为偏置电路的第五电压控制端；第十六MOS管M16的栅极为偏置电路的第六电压控制端；第十五MOS管M15的栅极为偏置电路的第七电压控制端；第十四MOS管M14的栅极为偏置电路的第八电压控制端。
实施例三：如图1所示，一种基于共源共栅伪差分结构的预加重驱动电路，包括偏置电路、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12，第一MOS管M1、第二MOS管M2、第三MOS管M3、第七MOS管M7、第八MOS管M8和第九MOS管M9均为P型MOS管，第四MOS管M4、第五MOS管M5、第六MOS管M6、第十MOS管M10、第十一MOS管M11和第十二MOS管M12均为N型MOS管；偏置电路具有电源端、输入端、第一偏置电压端、第二偏置电压端、第一电压控制端、第二电压控制端、第三电压控制端、第四电压控制端、第五电压控制端、第六电压控制端、第七电压控制端、第八电压控制端和输出端，偏置电路的电源端接入电源VDD，偏置电路的输出端、第一MOS管M1的源极和第八MOS管M8的源极连接，第一MOS管M1的栅极、第五MOS管M5的栅极、第七MOS管M7的栅极和第十一MOS管M11的栅极连接且其连接端为预加重驱动电路的第一时钟端，预加重驱动电路的第一时钟端用于接入第一时钟信号Dk，第二MOS管M2的栅极、第六MOS管M6的栅极、第八MOS管M8的栅极和第十二MOS管M12的栅极连接且其连接端为预加重驱动电路的第一反相时钟端，预加重驱动电路的第一反相时钟端用于接入第一时钟信号Dk的反相信号
Figure BDA0001406059800000101
第三MOS管M3的栅极和第四MOS管M4的栅极连接且其连接端为预加重驱动电路的第二时钟端，预加重驱动电路的第二时钟端用于接入第二时钟信号Dk-1，第九MOS管M9的栅极和第十MOS管M10的栅极连接且其连接端为预加重驱动电路的第二反相时钟端，预加重驱动电路的第二反相时钟端用于接入第二时钟信号Dk-1的反相信号
Figure BDA0001406059800000111
第二MOS管M2的源极和第七MOS管M7的源极连接且其连接端为预加重驱动电路的第一参考电压输入端，用于接入第一参考电压V1，第一MOS管M1的漏极、第二MOS管M2的漏极和第三MOS管M3的源极连接，第七MOS管M7的漏极、第八MOS管M8的漏极和第九MOS管M9的源极连接，第三MOS管M3的漏极和第四MOS管M4的漏极连接且其连接端为预加重驱动电路的第一输出端，第九MOS管M9的漏极和第十MOS管M10的漏极连接且其连接端为预加重驱动电路的第二输出端，第四MOS管M4的源极、第五MOS管M5的漏极和第六MOS管M6的漏极连接，第十MOS管M10的源极、第十一MOS管M11的漏极和第十二MOS管M12的漏极连接，第五MOS管M5的源极和第十二MOS管M12的源极连接且其连接端为预加重驱动电路的第二参考电压输入端，用于接入第二参考电压V2，第六MOS管M6的源极和第十一MOS管M11的源极均接地，偏置电路的输入端接入外部输入信号Vinp，偏置电路的第一偏置电压端接入第一偏置电压Vb1，偏置电路的第二偏置电压端接入第二偏置电压Vb2，偏置电路的第一电压控制端接入第一控制电压S1，偏置电路的第二电压控制端接入第二控制电压S2，偏置电路的第三电压控制端接入第三控制电压S3，偏置电路的第四电压控制端接入第四控制电压S4，偏置电路的第五电压控制端接入第五控制电压S5，偏置电路的第六电压控制端接入第六控制电压S6，偏置电路的第七电压控制端接入第七控制电压S7，偏置电路的第八电压控制端接入第八控制电压S8。
如图2所示，本实施例中，偏置电路包括运算放大器、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20和第二十一MOS管M21；第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20和第二十一MOS管M21均为N型MOS管；运算放大器具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、电源端、接地端和输出端，运算放大器的第一输入端为偏置电路的输入端，运算放大器的第二输入端为偏置电路的第一偏置电压端，运算放大器的第二反相端为偏置电路的第二偏置电压端，运算放大器的电源端和第十三MOS管M13的漏极连接且其连接端为偏置电路的电源端，运算放大器的接地端接地，运算放大器的输出端和第十三MOS管M13的栅极连接，第十三MOS管M13的源极、第一电阻R1的一端和第十四MOS管M14的漏极连接且其连接端为偏置电路的输出端，第一电阻R1的另一端、第二电阻R2的一端、第十四MOS管M14的源极和第十五MOS管M15的漏极连接，第二电阻R2的另一端、第三电阻R3的一端、第十五MOS管M15的源极和第十六MOS管M16的漏极连接，第三电阻R3的另一端、第四电阻R4的一端、第十六MOS管M16的源极和第十七MOS管M17的漏极连接，第四电阻R4的另一端、第五电阻R5的一端、第十七MOS管M17的源极和第十八MOS管M18的漏极连接，第五电阻R5的另一端、第六电阻R6的一端、第十八MOS管M18的源极和第十九MOS管M19的漏极连接，第六电阻R6的另一端、第七电阻R7的一端、第十九MOS管M19的源极和第二十MOS管M20的漏极连接，第七电阻R7的另一端、第八电阻R8的一端、第二十MOS管M20的源极和第二十一MOS管M21的漏极连接，第八电阻R8的另一端、第九电阻R9的一端、第二十一MOS管M21的源极和运算放大器的第一反相输入端连接，第九电阻R9的另一端接地，第二十一MOS管M21的栅极为偏置电路的第一电压控制端；第二十MOS管M20的栅极为偏置电路的第二电压控制端；第十九MOS管M19的栅极为偏置电路的第三电压控制端；第十八MOS管M18的栅极为偏置电路的第四电压控制端；第十七MOS管M17的栅极为偏置电路的第五电压控制端；第十六MOS管M16的栅极为偏置电路的第六电压控制端；第十五MOS管M15的栅极为偏置电路的第七电压控制端；第十四MOS管M14的栅极为偏置电路的第八电压控制端。
如图3所示，本实施例中，运算放大器包括第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25、第二十六MOS管M26、第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32、第三十三MOS管M33、第三十四MOS管M34、第一直流源Iref1和第二直流源Iref2；第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25、第三十MOS管M30、第三十一MOS管M31、第三十二MOS管M32和第三十三MOS管M33均为P型MOS管，第二十六MOS管M26、第二十七MOS管M27、第二十八MOS管M28、第二十九MOS管M29和第三十四MOS管M34均为N型MOS管，第二十二MOS管M22的源极、第二十三MOS管M23的源极、第三十二MOS管M32的源极、第三十三MOS管M33的源极和第一直流源Iref1的输入端连接且其连接端为运算放大器的电源端，第二十二MOS管M22的漏极和第二十四MOS管M24的源极连接，第二十三MOS管M23的漏极和第二十五MOS管M25的源极连接，第二十二MOS管M22的栅极、第二十三MOS管M23的栅极、第二十四MOS管M24的漏极和第二十六MOS管M26的漏极连接，第二十四MOS管M24的栅极和第二十五MOS管M25的栅极连接且其连接端为运算放大器的第二输入端，第二十六MOS管M26的栅极和第二十七MOS管M27的栅极连接且其连接端为运算放大器的第二反相输入端，第二十五MOS管M25的漏极和第二十七MOS管M27的漏极连接且其连接端为运算放大器的输出端，第二十六MOS管M26的源极、第二十八MOS管M28的漏极和第三十一MOS管M31的漏极连接，第二十七MOS管M27的源极、第二十九MOS管M29的漏极和第三十MOS管M30的漏极连接，第二十八MOS管M28的栅极、第三十四MOS管M34的栅极、第二十九MOS管M29的栅极和第一直流源Iref1的输出端连接，第二十八MOS管M28的源极、第二十九MOS管M29的源极、第三十四MOS管M34的源极和第二直流源Iref2的输出端连接且其连接端为运算放大器的接地端，第三十二MOS管M32的漏极、第三十MOS管M30的源极和第三十一MOS管M31的源极连接，第三十MOS管M30的栅极为运算放大器的第一反相输入端，第三十一MOS管M31的栅极为运算放大器的第一输入端，第三十二MOS管M32的栅极、第三十三MOS管M33的栅极、第三十三MOS管M33的漏极和第二直流源Iref2的输入端连接。
本实施例的预加重驱动电路，第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5和第六MOS管M6构成第一个伪差分结构，第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11和第十二MOS管M12构成第二个伪差分结构，第一时钟信号Dk、第二时钟信号Dk-1、第一时钟信号的反相信号
Figure BDA0001406059800000131
和第二时钟信号的反相
Figure BDA0001406059800000132
控制两个伪差分结构的导通或关断，第二时钟信号Dk-1为第一时钟信号Dk的延时信号，延时时间为预加重驱动电路的输出波形的半个周期减去短脉冲高电位持续时间，第一MOS管M1、第五MOS管M5、第七MOS管M7和第十一MOS管M11均由第一时钟信号Dk控制，第二MOS管M2、第六MOS管M6、第八MOS管M8管和第十二MOS管M12管均由第一时钟信号Dk的反相信号
Figure BDA0001406059800000133
控制，第三MOS管M3和第四MOS管M4由第二时钟信号Dk-1控制，第九MOS管M9和第十MOS管M10由第二时钟信号Dk-1的反相信号
Figure BDA0001406059800000134
控制。当Dk为高电平、Dk-1为低电平时，则
Figure BDA0001406059800000141
为低电平、
Figure BDA0001406059800000142
为高电平，由第二MOS管M2和第三MOS管M3构成的短支路以及第十MOS管M10和第十一MOS管M11构成的短支路均导通，此时，预加重驱动电路的第一输出端Vout1输出电压V1，预加重驱动电路的第二输出端Vout2输出电压0，预加重驱动电路差分输出电压值为V1，预加重驱动电路处于正向偏置状态。当Dk、Dk-1均为高电平时，则
Figure BDA0001406059800000143
均为低电平，第四MOS管M4和第五MOS管M5构成的短支路以及第八MOS管M8和第九MOS管M9构成的短支路均导通，预加重驱动电路的第一输出端Vout1输出电压V2，预加重驱动电路的第二输出端Vout2输出电压Vbias(即偏置电路输出端输出端的电压)，预加重驱动电路差分输出电压值为V2-Vbias，预加重驱动电路处于反向预加重状态。当Dk为低电平、Dk-1为高电平时，则
Figure BDA0001406059800000144
为高电平、
Figure BDA0001406059800000145
为低电平，此时第四MOS管M4和第六MOS管M6构成的短支路以及第七MOS管M7和第九MOS管M9构成的短支路导通，此时，预加重驱动电路的第一输出端Vout1输出电压0，预加重驱动电路的第二输出端Vout2输出电压V1，预加重驱动电路差分输出电压值为-V1，预加重驱动电路处于反向偏置状态。当Dk、Dk-1均为低电平时，则
Figure BDA0001406059800000146
均为高电平，第一MOS管M1和第三MOS管M3构成的短支路以及第十MOS管M10和第十二MOS管M12构成的短支路导通，预加重驱动电路的第一输出端Vout1输出电压Vbias，预加重驱动电路的第二输出端Vout2输出电压V2，预加重驱动电路差分输出电压值为Vbias-V2，预加重驱动电路处于正向预加重状态。时钟信号与预加重驱动电路工作状态对应关系如下表1所示。
表1
Figure BDA0001406059800000147
本实施例的预加重驱动电路的偏置电路采用“折叠式”共源共栅运放电阻分压负反馈的结构，第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20和第二十一MOS管M21作为开关管分别并联在八个分压电阻R1～R8的两端，控制它们通路或短路，而八个电压控制信号S1～S8依次控制第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20和第二十一MOS管M21的开关。运算放大器通过第十三MOS管M13作为调节管以及一系列串联分压电阻构成负反馈形式，最后将信号反馈给运算放大器的第一反相输入端Vinn。
本实施例的预加重驱动电路的偏置电路具有较高的开环交流增益，对于提高闭环反馈系统的精度具有很大帮助，而且它没有两级运放的米勒补偿效应，结构设计较为简单；将运算放大器的第一正相输入端Vinp作为偏置电路的输入端，利用运算放大器“虚短”特性，即Vinp≈Vinn，则在第九电阻R9上产生电流。通过控制八个电压控制信号S1～S8的高、低电平，改变第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20和第二十一MOS管M21的导通或截止状态，进而决定电流是否流过电阻R1～R8，最终输出一定范围内的可调节偏置电压Vbias，实现伪差分预加重电路的电压输出可调目的。
本实施例中，当第一参考电压V1为0.82V，第二参考电压V2为-0.5V，电源电压VDD＝2V，外部信号Vinp＝0.5V，R9＝1KΩ，R1＝R2＝…＝R8＝200Ω，则电阻分压反馈回路电流为0.5mA。令N为八个电压控制信号S1～S8中低电平的数目。当N＝0时，即分压电阻R1～R8全部被短路，此时偏置电路输出的偏置电压Vbias≈Vinp＝0.5V；同理，当N＝1时，此时Vbias≈0.6V,…,直至当N＝8时，此时Vbias≈1.3V。因此，分压电阻R1～R8短路与否决定了偏置电路能够输出可调电压范围为0.5V～1.3V。实验证明，当N取值0、1、…、8时，预加重驱动电路输出的短脉冲高电位分别为1.0V、1.1V、…、1.8V，短脉冲高电位持续时间均取TW＝0.2ns。
为了探索本发明的预加重驱动电路在1.0V～1.8V不同预加重高电位Vh对PIN结负载的驱动能力，分别测量计算以及比较N＝0-8时，各输出电压波形的上升沿和下降沿时间。图5表示为保持短脉冲高电位作用时间TW＝0.2ns不变，加载在PIN结负载两端电压输出波形的上升沿和下降沿时间随短脉冲高电位的变化关系。通过八个电压控制信号S1～S8的编码设置，随着Vh从0.82V(即对于驱动电信号未进行预加重处理)增大至1.8V的过程中，PIN结负载输出电压波形的上升沿和下降沿时间均呈现降低趋势。其中，Vh在0.82V～1.6V区间段内，PIN结负载输出电压波形的上升沿和下降沿时间下降幅度较大，进而反映出该预加重驱动电路对基于正偏PIN结载流子注入型电光调制器的响应速度有明显提升作用；而Vh在1.6V～1.8V区间段内，PIN结负载输出波形逐渐趋于平缓，此时对电光调制器的响应速度改善不是很明显。为了使可调驱动电压作用下的数据对比更加鲜明，选取Vh＝1.0V、Vh＝1.4V和Vh＝1.8V这三个电压值作为案例进行分析说明。在对驱动电信号未进行预加重处理情况下，即Vh＝0.82V，电压输出波形的上升沿和下降沿时间分别为182.2ps和180.2ps。而当Vh＝1.0V时，电压输出波形上升沿和下降沿时间分别为164.5ps和164.6ps，相应地分别缩短了9.71％和8.66％；当Vh＝1.4V时，电压输出波形上升沿和下降沿时间分别为157.0ps和156.1ps，相应地分别缩短了13.83％和13.37％；当Vh＝1.8V时，电压输出波形上升沿和下降沿时间分别为145.0ps和145.3ps，相应地分别缩短了20.42％和19.37％。
本发明的偏置电路能够实现“虚短”的效果，保证整个负反馈电路系统的精度，分别对偏置电路的运算放大器的幅频特性、相频特性、PSRR以及CMRR进行了仿真分析，如图6所示。其中，图6(a)反映出该运算放大器的开环交流增益达到74.64dB，满足高增益需求，并且其单位增益带宽为178.6MHz，相位裕度(Phase Margin，PM)为180deg-134.6deg＝45.4deg，属于45deg～60deg稳定范围内。而图6(b)中测量计算的低频下PSRR和CMRR分别为81.0dB和109.7dB。之所以能够实现这么高的PSRR和CMRR性能，主要是由于运算放大器采用了共源共栅的结构，具有信号“屏蔽”作用，对来自于电源端和输入端的噪声干扰有一定的抵御能力。综合上述性能分析，该运算放大器可以满足偏置电路对精准度和稳定性的需求。

Claims (3)

1.一种基于共源共栅伪差分结构的预加重驱动电路，其特征在于包括偏置电路、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管，所述的第一MOS管、所述的第二MOS管、所述的第三MOS管、所述的第七MOS管、所述的第八MOS管和所述的第九MOS管均为P型MOS管，所述的第四MOS管、所述的第五MOS管、所述的第六MOS管、所述的第十MOS管、所述的第十一MOS管和所述的第十二MOS管均为N型MOS管；所述的偏置电路具有电源端、输入端、第一偏置电压端、第二偏置电压端、第一电压控制端、第二电压控制端、第三电压控制端、第四电压控制端、第五电压控制端、第六电压控制端、第七电压控制端、第八电压控制端和输出端，所述的偏置电路的电源端接入电源，所述的偏置电路的输出端、所述的第一MOS管的源极和所述的第八MOS管的源极连接，所述的第一MOS管的栅极、所述的第五MOS管的栅极、所述的第七MOS管的栅极和所述的第十一MOS管的栅极连接且其连接端为所述的预加重驱动电路的第一时钟端，所述的预加重驱动电路的第一时钟端用于接入第一时钟信号，所述的第二MOS管的栅极、所述的第六MOS管的栅极、所述的第八MOS管的栅极和所述的第十二MOS管的栅极连接且其连接端为所述的预加重驱动电路的第一反相时钟端，所述的预加重驱动电路的第一反相时钟端用于接入第一时钟信号的反相信号，所述的第三MOS管的栅极和所述的第四MOS管的栅极连接且其连接端为所述的预加重驱动电路的第二时钟端，所述的预加重驱动电路的第二时钟端用于接入第二时钟信号，所述的第九MOS管的栅极和所述的第十MOS管的栅极连接且其连接端为所述的预加重驱动电路的第二反相时钟端，所述的预加重驱动电路的第二反相时钟端用于接入第二时钟信号的反相信号，所述的第二MOS管的源极和所述的第七MOS管的源极连接且其连接端为所述的预加重驱动电路的第一参考电压输入端，用于接入第一参考电压V1，所述的第一MOS管的漏极、所述的第二MOS管的漏极和所述的第三MOS管的源极连接，所述的第七MOS管的漏极、所述的第八MOS管的漏极和所述的第九MOS管的源极连接，所述的第三MOS管的漏极和所述的第四MOS管的漏极连接且其连接端为所述的预加重驱动电路的第一输出端，所述的第九MOS管的漏极和所述的第十MOS管的漏极连接且其连接端为所述的预加重驱动电路的第二输出端，所述的第四MOS管的源极、所述的第五MOS管的漏极和所述的第六MOS管的漏极连接，所述的第十MOS管的源极、所述的第十一MOS管的漏极和所述的第十二MOS管的漏极连接，所述的第五MOS管的源极和所述的第十二MOS管的源极连接且其连接端为所述的预加重驱动电路的第二参考电压输入端，用于接入第二参考电压V2，所述的第六MOS管的源极和所述的第十一MOS管的源极均接地。
2.根据权利要求1所述的一种基于共源共栅伪差分结构的预加重驱动电路，其特征在于所述的偏置电路包括运算放大器、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管和第二十一MOS管；所述的第十三MOS管、所述的第十四MOS管、所述的第十五MOS管、所述的第十六MOS管、所述的第十七MOS管、所述的第十八MOS管、所述的第十九MOS管、所述的第二十MOS管和所述的第二十一MOS管均为N型MOS管；所述的运算放大器具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、电源端、接地端和输出端，所述的运算放大器的第一输入端为所述的偏置电路的输入端，所述的运算放大器的第二输入端为所述的偏置电路的第一偏置电压端，所述的运算放大器的第二反相端为所述的偏置电路的第二偏置电压端，所述的运算放大器的电源端和所述的第十三MOS管的漏极连接且其连接端为所述的偏置电路的电源端，所述的运算放大器的接地端接地，所述的运算放大器的输出端和所述的第十三MOS管的栅极连接，所述的第十三MOS管的源极、所述的第一电阻的一端和所述的第十四MOS管的漏极连接且其连接端为所述的偏置电路的输出端，所述的第一电阻的另一端、所述的第二电阻的一端、所述的第十四MOS管的源极和所述的第十五MOS管的漏极连接，所述的第二电阻的另一端、所述的第三电阻的一端、所述的第十五MOS管的源极和所述的第十六MOS管的漏极连接，所述的第三电阻的另一端、所述的第四电阻的一端、所述的第十六MOS管的源极和所述的第十七MOS管的漏极连接，所述的第四电阻的另一端、所述的第五电阻的一端、所述的第十七MOS管的源极和所述的第十八MOS管的漏极连接，所述的第五电阻的另一端、所述的第六电阻的一端、所述的第十八MOS管的源极和所述的第十九MOS管的漏极连接，所述的第六电阻的另一端、所述的第七电阻的一端、所述的第十九MOS管的源极和所述的第二十MOS管的漏极连接，所述的第七电阻的另一端、所述的第八电阻的一端、所述的第二十MOS管的源极和所述的第二十一MOS管的漏极连接，所述的第八电阻的另一端、所述的第九电阻的一端、所述的第二十一MOS管的源极和所述的运算放大器的第一反相输入端连接，所述的第九电阻的另一端接地，所述的第二十一MOS管的栅极为所述的偏置电路的第一电压控制端；所述的第二十MOS管的栅极为所述的偏置电路的第二电压控制端；所述的第十九MOS管的栅极为所述的偏置电路的第三电压控制端；所述的第十八MOS管的栅极为所述的偏置电路的第四电压控制端；所述的第十七MOS管的栅极为所述的偏置电路的第五电压控制端；所述的第十六MOS管的栅极为所述的偏置电路的第六电压控制端；所述的第十五MOS管的栅极为所述的偏置电路的第七电压控制端；所述的第十四MOS管的栅极为所述的偏置电路的第八电压控制端。
3.根据权利要求2所述的一种基于共源共栅伪差分结构的预加重驱动电路，其特征在于所述的运算放大器包括第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管、第二十七MOS管、第二十八MOS管、第二十九MOS管、第三十MOS管、第三十一MOS管、第三十二MOS管、第三十三MOS管、第三十四MOS管、第一直流源和第二直流源；所述的第二十二MOS管、所述的第二十三MOS管、所述的第二十四MOS管、所述的第二十五MOS管、所述的第三十MOS管、所述的第三十一MOS管、所述的第三十二MOS管和所述的第三十三MOS管均为P型MOS管，所述的第二十六MOS管、所述的第二十七MOS管、所述的第二十八MOS管、所述的第二十九MOS管和所述的第三十四MOS管均为N型MOS管，所述的第二十二MOS管的源极、所述的第二十三MOS管的源极、所述的第三十二MOS管的源极、所述的第三十三MOS管的源极和所述的第一直流源的输入端连接且其连接端为所述的运算放大器的电源端，所述的第二十二MOS管的漏极和所述的第二十四MOS管的源极连接，所述的第二十三MOS管的漏极和所述的第二十五MOS管的源极连接，所述的第二十二MOS管的栅极、所述的第二十三MOS管的栅极、所述的第二十四MOS管的漏极和所述的第二十六MOS管的漏极连接，所述的第二十四MOS管的栅极和所述的第二十五MOS管的栅极连接且其连接端为所述的运算放大器的第二输入端，所述的第二十六MOS管的栅极和所述的第二十七MOS管的栅极连接且其连接端为所述的运算放大器的第二反相输入端，所述的第二十五MOS管的漏极和所述的第二十七MOS管的漏极连接且其连接端为所述的运算放大器的输出端，所述的第二十六MOS管的源极、所述的第二十八MOS管的漏极和所述的第三十一MOS管的漏极连接，所述的第二十七MOS管的源极、所述的第二十九MOS管的漏极和所述的第三十MOS管的漏极连接，所述的第二十八MOS管的栅极、所述的第三十四MOS管的栅极、所述的第二十九MOS管的栅极和所述的第一直流源的输出端连接，所述的第二十八MOS管的源极、所述的第二十九MOS管的源极、所述的第三十四MOS管的源极和所述的第二直流源的输出端连接且其连接端为所述的运算放大器的接地端，所述的第三十二MOS管的漏极、所述的第三十MOS管的源极和所述的第三十一MOS管的源极连接，所述的第三十MOS管的栅极为所述的运算放大器的第一反相输入端，所述的第三十一MOS管的栅极为所述的运算放大器的第一输入端，所述的第三十二MOS管的栅极、所述的第三十三MOS管的栅极、所述的第三十三MOS管的漏极和所述的第二直流源的输入端连接。
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James F. Buckwalter 等.A Monolithic 25-Gb/s Transceiver With Photonic Ring Modulators and Ge Detectors in a 130-nm CMOS SOI Process.《IEEE JOURNAL OF SOLID-STATE CIRCUITS》.2012,第47卷(第6期), *
增益可调的输入放大器电路图;神话;《http://news.eeworld.com.cn/mndz/2013/1112/article_20537.html》;20131112 *

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