CN107658229A - 半导体装置及该半导体装置的制造方法 - Google Patents

半导体装置及该半导体装置的制造方法 Download PDF

Info

Publication number
CN107658229A
CN107658229A CN201710599967.XA CN201710599967A CN107658229A CN 107658229 A CN107658229 A CN 107658229A CN 201710599967 A CN201710599967 A CN 201710599967A CN 107658229 A CN107658229 A CN 107658229A
Authority
CN
China
Prior art keywords
metal oxide
dielectric film
film
transistor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710599967.XA
Other languages
English (en)
Inventor
山崎舜平
中泽安孝
半田拓哉
渡边正宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN107658229A publication Critical patent/CN107658229A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本发明的一个方式的目的之一是使半导体装置具有良好的电特性。另外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。一种包含金属氧化物的半导体装置，该半导体装置包括栅电极、栅电极上的第一绝缘膜、第一绝缘膜上的金属氧化物、金属氧化物上的一对电极、以及与金属氧化物接触的第二绝缘膜，金属氧化物包括第一金属氧化物、以及与第一金属氧化物的顶面接触的第二金属氧化物，第一金属氧化物及第二金属氧化物都包含In、元素M(M是镓、铝、硅等)及Zn，第一金属氧化物具有其结晶性低于第二金属氧化物的区域，第二绝缘膜具有其厚度小于第二金属氧化物的区域。

Description

半导体装置及该半导体装置的制造方法
技术领域
本发明的一个方式涉及一种包含金属氧化物的半导体装置。此外，本发明的一个方式涉及一种上述半导体装置的制造方法。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(composition of matter)。本发明的一个方式尤其涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装置、其驱动方法或其制造方法。
注意，本说明书等中的半导体装置是指通过利用半导体特性而能够工作的所有装置。除了晶体管等半导体元件之外，半导体电路、运算装置、存储装置也是半导体装置的一个方式。摄像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池或有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
背景技术
作为可用于晶体管的半导体材料，氧化物受到瞩目。例如，专利文献1公开了包括In-Zn-Ga-O类氧化物、In-Zn-Ga-Mg-O类氧化物、In-Zn-O类氧化物、In-Sn-O类氧化物、In-O类氧化物、In-Ga-O类氧化物和Sn-In-Zn-O类氧化物中的任一个非晶氧化物的场效应晶体管。
另外，在非专利文献1中探讨了作为晶体管的活性层包含In-Zn-O类氧化物和In-Ga-Zn-O类氧化物的两层叠层的金属氧化物的结构。
[专利文献1]日本专利第5118810号公报
[非专利文献1]John F.Wager，“Oxide TFTs：A Progress Report”，InformationDisplay 1/16，SID 2016，Jan/Feb 2016，Vol.32，No.1，p.16-21
发明内容
在专利文献1中使用In-Zn-Ga-O类氧化物、In-Zn-Ga-Mg-O类氧化物、In-Zn-O类氧化物、In-Sn-O类氧化物、In-O类氧化物、In-Ga-O类氧化物和Sn-In-Zn-O类氧化物中的任一个非晶氧化物形成晶体管的活性层。换言之，晶体管的活性层包括上述氧化物中的任一个非晶氧化物。在晶体管的活性层由上述非晶氧化物中的任一个构成的情况下，发生晶体管的电特性之一的通态电流(on-state current)变小的问题。或者，在晶体管的活性层由上述非晶氧化物中的任一个构成的情况下，发生晶体管的可靠性变低的问题。
在非专利文献1中，作为沟道保护型的底栅晶体管的活性层使用In-Zn氧化物和In-Ga-Zn氧化物的两层叠层，并且将形成沟道的In-Zn氧化物的厚度设定为10nm，由此实现高场效应迁移率(μ＝62cm2V-1s-1)。另一方面，晶体管特性之一的S值(Subthreshold Swing，SS)较大，为0.41V/decade。另外，晶体管特性之一的阈值电压(Vth)为-2.9V，示出所谓的常导通的晶体管特性。
鉴于上述问题，本发明的一个方式的目的之一是使半导体装置具有良好的电特性。另外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有新颖结构的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有新颖结构的半导体装置的制造方法。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个方式并不需要实现所有上述目的。上述目的以外的目的从说明书、附图、权利要求书等的记载看来是显而易见的，并可以从说明书、附图、权利要求书等中抽取上述目的以外的目的。
本发明的一个方式是一种包含金属氧化物的半导体装置，该半导体装置包括栅电极、栅电极上的第一绝缘膜、第一绝缘膜上的金属氧化物、金属氧化物上的一对电极、以及与金属氧化物接触的第二绝缘膜，金属氧化物包括第一金属氧化物、以及与第一金属氧化物的顶面接触的第二金属氧化物，第一金属氧化物和第二金属氧化物都包含In、元素M(M是镓、铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁)及Zn，第一金属氧化物具有其结晶性低于第二金属氧化物的区域，第二绝缘膜具有其厚度小于第二金属氧化物的区域。
另外，本发明的另一个方式是一种包含金属氧化物的半导体装置，该半导体装置包括栅电极、栅电极上的第一绝缘膜、第一绝缘膜上的金属氧化物、金属氧化物上的一对电极、以及与金属氧化物接触的第二绝缘膜，金属氧化物包括第一金属氧化物、与第一金属氧化物的顶面接触的第二金属氧化物、以及与第一金属氧化物的底面接触的第三金属氧化物，第一金属氧化物、第二金属氧化物和第三金属氧化物都包含In、元素M(M是镓、铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁)及Zn，第一金属氧化物具有其结晶性低于第二金属氧化物的区域，第二绝缘膜具有其厚度小于第二金属氧化物的区域。
在上述方式中，优选的是，第二绝缘膜包含氮和氧中的一个或两个与硅。此外，在上述方式中，优选的是，第二绝缘膜包括含有硅及氧的第一层、以及含有硅及氮的第二层。此外，在上述方式中，优选的是，第二绝缘膜具有厚度为0.3nm以上且10nm以下的区域。
此外，在上述方式中，优选的是，半导体装置在第二绝缘膜上还包括第三绝缘膜，第三绝缘膜包含树脂材料。
此外，在上述方式中，优选的是，第一金属氧化物和第二金属氧化物都具有在In、M和Zn的原子个数的总和中In含量为40％以上且50％以下的区域、以及在In、M和Zn的原子个数的总和中M含量为5％以上且30％以下的区域。
此外，在上述方式中，优选的是，在In的原子个数比为4的情况下，第一金属氧化物和第二金属氧化物中的对于In、M和Zn的原子个数的总和的M的原子个数比为1.5以上且2.5以下，并且Zn的原子个数比为2以上且4以下。
此外，在上述方式中，优选的是，在In的原子个数比为5的情况下，第一金属氧化物和第二金属氧化物中的对于In、M和Zn的原子个数的总和的M的原子个数比为0.5以上且1.5以下，并且Zn的原子个数比为5以上且7以下。
此外，在上述方式中，优选的是，在利用XRD分析对金属氧化物进行测量时，在第一金属氧化物中观察不到2θ＝31°附近的峰值，在第二金属氧化物中观察到2θ＝31°附近的峰值。
此外，在上述方式中，优选的是，在In的原子个数比为4的情况下，第一金属氧化物、第二金属氧化物和第三金属氧化物中的对于In、M和Zn的原子个数的总和的M的原子个数比为1.5以上且2.5以下，并且Zn的原子个数比为2以上且4以下。
此外，在上述方式中，优选的是，在In的原子个数比为5的情况下，第一金属氧化物、第二金属氧化物和第三金属氧化物中的对于In、M和Zn的原子个数的总和的M的原子个数比为0.5以上且1.5以下，并且Zn的原子个数比为5以上且7以下。
此外，在上述方式中，优选的是，在利用XRD分析对金属氧化物进行测量时，在第一金属氧化物中观察不到2θ＝31°附近的峰值，在第二金属氧化物及第三金属氧化物中观察到2θ＝31°附近的峰值。
此外，本发明的另一个方式是一种包含金属氧化物的半导体装置的制造方法，包括如下步骤：在衬底上形成栅电极；在衬底及栅电极上形成第一绝缘膜；在第一绝缘膜上形成金属氧化物；在金属氧化物上形成一对电极；以及在金属氧化物上形成第二绝缘膜。形成第二绝缘膜的工序在CVD装置的真空处理室中进行，并包括如下步骤：对真空处理室中供应源气体，将源气体附着于金属氧化物的第一步骤；排出源气体的第二步骤；以及对真空处理室中供应氮气体和氧气体中的一个或两个，在金属氧化物上产生等离子体的第三步骤。
此外，本发明的另一个方式是一种包含金属氧化物的半导体装置的制造方法，包括如下步骤：在衬底上形成栅电极；在衬底及栅电极上形成第一绝缘膜；在第一绝缘膜上形成金属氧化物；在金属氧化物上形成一对电极；以及在金属氧化物上形成第二绝缘膜。形成第二绝缘膜的工序在CVD装置的真空处理室中进行，并包括如下步骤：对真空处理室中供应源气体，将源气体附着于金属氧化物的第一步骤；排出源气体的第二步骤；对真空处理室中供应氧气体，在金属氧化物上产生等离子体，来在金属氧化物上形成包含硅及氧的第一层的第三步骤；对真空处理室中供应氧气体来对第一层添加氧的第四步骤；对真空处理室中供应源气体，将源气体附着于第一层的第五步骤；排出源气体的第六步骤；对真空处理室中供应氮气体，在第一层上产生等离子体，来在第一层上形成包含硅及氮的第二层的第七步骤。
在上述方式中，优选的是，源气体包含硅烷。
通过本发明的一个方式，可以使半导体装置具有良好的电特性。此外，通过本发明的一个方式，可以提供一种可靠性高的半导体装置。此外，通过本发明的一个方式，可以提供一种具有新颖结构的半导体装置。此外，通过本发明的一个方式，可以提供一种具有新颖结构的半导体装置的制造方法。
注意，上述效果的记载不妨碍其他效果的存在。本发明的一个方式并不需要实现所有上述效果。另外，从说明书、附图、权利要求书等的记载中可明显得知上述以外的效果，而可以从说明书、附图、权利要求书等的记载中抽取上述以外的效果。
附图说明
图1A至图1C是半导体装置的俯视图及截面图；
图2A至图2C是半导体装置的俯视图及截面图；
图3A至图3C是半导体装置的俯视图及截面图；
图4A至图4C是半导体装置的俯视图及截面图；
图5A至图5C是半导体装置的俯视图及截面图；
图6A至图6C是半导体装置的俯视图及截面图；
图7A至图7C是说明半导体装置的制造方法的截面图；
图8A至图8C是说明半导体装置的制造方法的截面图；
图9A至图9C是说明半导体装置的制造方法的截面图；
图10A至图10C是说明半导体装置的制造方法的截面图；
图11A和图11B是说明半导体装置的制造方法的截面图；
图12是说明绝缘膜的形成方法的流程图；
图13是说明绝缘膜的形成方法的流程图；
图14A和图14B是说明能带的图；
图15是说明金属氧化物的构成的概念图；
图16是说明金属氧化物的构成的概念图；
图17是示出显示装置的一个方式的俯视图；
图18是示出显示装置的一个方式的截面图；
图19是示出显示装置的一个方式的截面图；
图20是说明显示面板的结构实例的图；
图21是示出显示面板的结构实例的图；
图22是说明显示模块的图；
图23A至图23E是说明电子设备的图；
图24A至图24G是说明电子设备的图。
具体实施方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。
本说明书所使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的，而不是为了在数目方面上进行限定的。
在本说明书中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道区域，并且电流能够通过沟道区域流过漏极与源极之间。注意，在本说明书等中，沟道区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，源极和漏极可以相互调换。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授收，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此也包括85°以上且95°以下的角度的状态。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘膜”变换为“绝缘层”。
在本说明书等中，在没有特别的说明的情况下，关态电流(off-state current)是指晶体管处于关闭状态(也称为非导通状态、遮断状态)的漏极电流。在没有特别的说明的情况下，在n沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs低于阈值电压Vth的状态，在p沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs高于阈值电压Vth的状态。例如，n沟道晶体管的关态电流有时是指栅极与源极间的电压Vgs低于阈值电压Vth时的漏极电流。
晶体管的关态电流有时取决于Vgs。因此，“晶体管的关态电流为I以下”有时是指存在使晶体管的关态电流成为I以下的Vgs的值。晶体管的关态电流有时是指：当Vgs为预定的值时的关闭状态；当Vgs为预定的范围内的值时的关闭状态；或者当Vgs为能够获得充分低的关态电流的值时的关闭状态等。
作为一个例子，设想一种n沟道晶体管，该n沟道晶体管的阈值电压Vth为0.5V，Vgs为0.5V时的漏极电流为1×10-9A，Vgs为0.1V时的漏极电流为1×10-13A，Vgs为-0.5V时的漏极电流为1×10-19A，Vgs为-0.8V时的漏极电流为1×10-22A。在Vgs为-0.5V时或在Vgs为-0.5V至-0.8V的范围内，该晶体管的漏极电流为1×10-19A以下，所以有时称该晶体管的关态电流为1×10-19A以下。由于存在使该晶体管的漏极电流成为1×10-22A以下的Vgs，因此有时称该晶体管的关态电流为1×10-22A以下。
在本说明书等中，有时以每沟道宽度W的电流值表示具有沟道宽度W的晶体管的关态电流。另外，有时以每预定的沟道宽度(例如1μm)的电流值表示具有沟道宽度W的晶体管的关态电流。在为后者时，关态电流的单位有时以具有电流/长度的次元的单位(例如，A/μm)表示。
晶体管的关态电流有时取决于温度。在本说明书中，在没有特别的说明的情况下，关态电流有时表示在室温、60℃、85℃、95℃或125℃下的关态电流。或者，有时表示在保证包括该晶体管的半导体装置等的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃至35℃中的任一温度)下的关态电流。“晶体管的关态电流为I以下”有时是指在室温、60℃、85℃、95℃、125℃、保证包括该晶体管的半导体装置的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃至35℃中的任一温度)下存在使晶体管的关态电流成为I以下的Vgs的值。
晶体管的关态电流有时取决于漏极与源极间的电压Vds。在本说明书中，在没有特别的说明的情况下，关态电流有时表示Vds为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V时的关态电流。或者，有时表示保证包括该晶体管的半导体装置等的可靠性的Vds时或者包括该晶体管的半导体装置等被使用的Vds时的关态电流。“晶体管的关态电流为I以下”有时是指：在Vds为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保证包括该晶体管的半导体装置的可靠性的Vds或包括该晶体管的半导体装置等被使用的Vds下存在使晶体管的关态电流成为I以下的Vgs的值。
在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时流过源极的电流。
在本说明书等中，有时将关态电流记作泄漏电流。在本说明书等中，关态电流例如有时指在晶体管处于关闭状态时流在源极与漏极间的电流。
在本说明书等中，晶体管的阈值电压是指在晶体管中形成沟道时的栅极电压(Vg)。具体而言，晶体管的阈值电压有时是指：在以横轴表示栅极电压(Vg)且以纵轴表示漏极电流(Id)的平方根，而标绘出的曲线(Vg-√Id特性)中，在将具有最大倾斜度的切线外推时的直线与漏极电流(Id)的平方根为0(Id为0A)处的交叉点的栅极电压(Vg)。或者，晶体管的阈值电压有时是指在以L为沟道长度且以W为沟道宽度，Id[A]×L[μm]/W[μm]的值为1×10-9[A]时的栅极电压(Vg)。
注意，在本说明书等中，例如在导电性充分低时，有时即便在表示为“半导体”时也具有“绝缘体”的特性。此外，“半导体”与“绝缘体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书等所记载的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书等所记载的“绝缘体”换称为“半导体”。或者，有时可以将本说明书等所记载的“绝缘体”换称为“半绝缘体”。
另外，在本说明书等中，例如在导电性充分高时，有时即便在表示为“半导体”时也具有“导电体”的特性。此外，“半导体”和“导电体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。同样地，有时可以将本说明书所记载的“导电体”换称为“半导体”。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物具有放大作用、整流作用和开关作用中的至少一个的情况下，可以将该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)，或者可以将其简称为OS。另外，可以将OS FET称为包含金属氧化物或氧化物半导体的晶体管。
在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metal oxide)。另外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
实施方式1
在本实施方式中，参照图1A至图14B说明本发明的一个方式的半导体装置以及该半导体装置的制造方法。
<1-1.半导体装置的结构实例1>
图1A是作为本发明的一个方式的半导体装置的晶体管100A的俯视图，图1B相当于沿着图1A所示的点划线X1-X2的截面图，图1C相当于沿着图1A所示的点划线Y1-Y2的截面图。注意，在图1A中，为了方便起见，省略晶体管100A的构成要素的一部分(被用作栅极绝缘膜的绝缘膜等)而进行图示。此外，有时将点划线X1-X2方向称为沟道长度方向，将点划线Y1-Y2方向称为沟道宽度方向。注意，有时在后面的晶体管的俯视图中也与图1A同样地省略构成要素的一部分。
晶体管100A包括衬底102上的导电膜104、衬底102及导电膜104上的绝缘膜106、绝缘膜106上的金属氧化物108、金属氧化物108上的导电膜112a、以及金属氧化物108上的导电膜112b。在晶体管100A上，具体而言，在金属氧化物108、导电膜112a、及导电膜112b上形成有绝缘膜115。
晶体管100A是所谓沟道蚀刻型晶体管。
优选的是，绝缘膜115包含氮和氧中的一个或两个与硅，并具有厚度为0.3nm以上且10nm以下的区域。例如，作为绝缘膜115，优选使用层叠含有硅及氧的第一层、以及含有硅及氮的第二层而成的膜。绝缘膜115优选使用PA ALD(PlasmaAssisted Atomic LayerDeposition：等离子体辅助原子层沉积)法形成。通过使用PA ALD法，可以形成覆盖性高的绝缘膜115。
通过使用PA ALD法形成绝缘膜115，可以利用a-Si(非晶硅)的生产线形成绝缘膜115。例如，当将晶体管的半导体层从a-Si替换为金属氧化物时，可以使用现有的生产线用装置，而追加的设备投资等也少。
在PA ALD法中，例如，对PECVD装置的真空处理室作为源气体导入SiH4气体，以原子级将SiH4气体附着于金属氧化物108及导电膜112a、112b的表面，排出源气体，然后使用氮气体或氧气体进行等离子体处理，由此可以形成绝缘膜115。
当利用PA ALD法在金属氧化物108上形成绝缘膜时，换言之，当作为金属氧化物108的背沟道一侧的绝缘膜的形成方法利用PA ALD法时，可以降低成膜损伤，所以是优选的。
金属氧化物108包括绝缘膜106上的金属氧化物108_1、与金属氧化物108_1的顶面接触的金属氧化物108_2。
金属氧化物108_1和金属氧化物108_2都包含In、元素M(M是镓、铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁)及Zn。尤其是，元素M优选为镓。
金属氧化物108_1和金属氧化物108_2都包括在In、M和Zn的原子个数的总和中In含量为40％以上且50％以下的区域、以及在In、M和Zn的原子个数的总和中M含量为5％以上且30％以下的区域。在金属氧化物108_1及金属氧化物108_2包括上述区域时，可以提高载流子密度。
具体而言，金属氧化物108_1及金属氧化物108_2的In、M和Zn的原子个数比优选为In:M:Zn＝4:2:3或其附近或者In:M:Zn＝5:1:6或其附近。在此，4:2:3或其附近是指如下情况：在In的原子个数比为4的情况下，对于In、M和Zn的原子个数的总和的M的原子个数比为1.5以上且2.5以下，并且Zn的原子个数比为2以上且4以下的情况。5:1:6或其附近是指如下情况：在In的原子个数比为5的情况下，对于In、M和Zn的原子个数的总和的M的原子个数比为0.5以上且1.5以下，并且Zn的原子个数比为5以上且7以下的情况。
金属氧化物108_1优选包括其结晶性低于金属氧化物108_2的区域。当金属氧化物108_1包括其结晶性低于金属氧化物108_2的区域时，可以提高载流子密度，且可以实现可靠性高的半导体装置。例如，因为晶体管100A是沟道蚀刻型晶体管，所以通过使金属氧化物108_2的结晶性比金属氧化物108_1高，金属氧化物108_2被用作金属氧化物108_1的蚀刻停止膜。
通过将金属氧化物108_2中的In、M及Zn的原子个数比设定为上述范围，可以降低金属氧化物108_2与导电膜112a、112b之间的接触电阻。
当比较金属氧化物108_2的厚度和绝缘膜115的厚度时，绝缘膜115的厚度优选比金属氧化物108_2小。当绝缘膜115的厚度比金属氧化物108_2小时，可以降低绝缘膜115的应力给金属氧化物108_2带来的影响。因此，可以提供一种电特性的变动少的晶体管。
通过使金属氧化物108具有上述结构，可以提高晶体管100A的场效应迁移率。具体而言，晶体管100A的场效应迁移率可以超过50cm2/Vs，优选的是，晶体管100A的场效应迁移率可以超过100cm2/Vs。
例如，通过将上述场效应迁移率高的晶体管用于生成栅极信号的栅极驱动器，可以提供一种边框宽度窄(也称为窄边框)的显示装置。此外，通过将上述场效应迁移率高的晶体管用于显示装置所包括的供应来自信号线的信号的源极驱动器(尤其是，与源极驱动器所包括的移位寄存器的输出端子连接的解复用器)，可以提供一种与显示装置连接的布线数较少的显示装置。
对金属氧化物108_1及金属氧化物108_2的结晶结构没有特别的限制。金属氧化物108_1及金属氧化物108_2可以具有单晶结构和非单晶结构中的一个或两个。
非单晶结构例如包括下述CAAC-OS(C Axis Aligned CrystallineOxideSemiconductor：c轴取向结晶氧化物半导体)、多晶结构、微晶结构及非晶结构。另外，作为结晶结构，可以举出方铁锰矿型结晶结构、层状结晶结构等。此外，也可以具有包含方铁锰矿型结晶结构和层状结晶结构的双方的混晶结构。
另外，金属氧化物108_2优选采用层状结晶结构，尤其优选采用具有c轴取向性的结晶结构。换言之，金属氧化物108_2优选为CAAC-OS。
例如，优选的是，金属氧化物108_1具有微晶结构，金属氧化物108_2具有c轴取向性的结晶结构。换言之，金属氧化物108_1包括其结晶性低于金属氧化物108_2的区域。此外，金属氧化物108的结晶性例如可以通过X射线衍射(XRD：X-Ray Diffraction)或透射电子显微镜(TEM：Transmission Electron Microscope)进行分析。
例如，在利用XRD分析对金属氧化物108进行测量时，在金属氧化物108_1中不容易观察到2θ＝31°附近的峰值，在金属氧化物108_2中观察到2θ＝31°附近的峰值。
在金属氧化物108_1包括结晶性低的区域的情况下，发挥如下优异的效果。
首先，对在金属氧化物108_1中可能形成的氧空位进行说明。
另外，形成在金属氧化物108_1中的氧空位对晶体管特性造成影响而引起问题。例如，当在金属氧化物108_1中形成有氧空位时，该氧空位与氢键合，而成为载流子供应源。当在金属氧化物108_1中产生载流子供应源时，具有金属氧化物108_1的晶体管100A的电特性发生变动，典型为阈值电压的漂移。因此，在金属氧化物108_1中，氧空位越少越好。
于是，在本发明的一个方式中，在金属氧化物108_1上形成金属氧化物108_2。金属氧化物108_2包含多于金属氧化物108_1的氧。当在形成金属氧化物108_2时或形成金属氧化物108_2之后，氧或过剩氧从金属氧化物108_2移动到金属氧化物108_1时，可以降低金属氧化物108_1中的氧空位。
通过在包含较多的氧的气氛下形成金属氧化物108_2，可以提高金属氧化物108_2的结晶性。
通过提高金属氧化物108_2的结晶性，可以抑制可能混入到金属氧化物108_1中的杂质。尤其是，通过提高金属氧化物108_2的结晶性，可以抑制对导电膜112a、112b进行加工时金属氧化物108_1所受的损伤。当对导电膜112a、112b进行加工时，金属氧化物108的表面，即金属氧化物108_2的表面暴露于蚀刻剂或蚀刻气体。但是，因为金属氧化物108_2包括结晶性高的区域，所以其蚀刻耐性高于结晶性低的金属氧化物108_1。因此，金属氧化物108_2被用作蚀刻停止膜。
通过作为金属氧化物108使用杂质浓度低且缺陷态密度低的金属氧化物，可以制造具有优良的电特性的晶体管，所以是优选的。这里，将杂质浓度低且缺陷态密度低(氧空位少)的状态称为“高纯度本征”或“实质上高纯度本征”。作为金属氧化物中的杂质，典型地可以举出水、氢等。另外，在本说明书等中，有时将降低或去除金属氧化物中的水及氢的处理称为脱水化、脱氢化。另外，有时将对金属氧化物添加氧的处理称为加氧化，有时将被加氧化且包含超过化学计量组成的氧的状态称为过氧化状态。
因为高纯度本征或实质上高纯度本征的金属氧化物的载流子发生源较少，所以可以降低载流子密度。因此，在该金属氧化物中形成有沟道区域的晶体管很少具有负阈值电压的电特性(也称为常开启特性)。因为高纯度本征或实质上高纯度本征的金属氧化物具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。高纯度本征或实质上高纯度本征的金属氧化物的关态电流显著小，即便是沟道宽度W为1×106μm、沟道长度L为10μm的元件，当源电极与漏电极间的电压(漏电压)在1V至10V的范围时，关态电流也可以为半导体参数分析仪的测量极限以下，即1×10-13A以下。
此外，在金属氧化物108_1具有其结晶性低于金属氧化物108_2的区域时，载流子密度有时得到提高。此外，当金属氧化物108_1的载流子密度较高时，费米能级有时相对地高于金属氧化物108_1的导带。由此，金属氧化物108_1的导带底变低，金属氧化物108_1的导带底与可能形成在栅极绝缘膜(在此，绝缘膜106)中的陷阱能级的能量差有时变大。当该能量差变大时，在栅极绝缘膜中被俘获的电荷变少，有时可以减少晶体管的阈值电压变动。此外，当金属氧化物108_1的载流子密度得到提高时，可以提高金属氧化物108的场效应迁移率。
另外，在图1A至图1C所示的晶体管100A中，绝缘膜106具有作为晶体管100A的栅极绝缘膜的功能，绝缘膜115具有作为晶体管100A的保护绝缘膜的功能。此外，在晶体管100A中，导电膜104具有作为栅电极的功能，导电膜112a具有作为源电极的功能，导电膜112b具有作为漏电极的功能。注意，在本说明书等中，有时将绝缘膜106称为第一绝缘膜，将绝缘膜115称为第二绝缘膜。
<1-2.半导体装置的构成要素>
以下，对本实施方式的半导体装置所包括的构成要素进行详细的说明。
[衬底]
虽然对衬底102的材料等没有特别的限制，但是至少需要能够承受后续的加热处理的耐热性。例如，作为衬底102，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，还可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底、SOI(Silicon On Insulator：绝缘体上硅)衬底等，并且也可以将设置有半导体元件的上述衬底用作衬底102。当作为衬底102使用玻璃衬底时，通过使用第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)、第九代(2400mm×2800mm)、第十代(2950mm×3400mm)等大面积衬底，可以制造大型显示装置。
作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成晶体管100A。或者，也可以在衬底102与晶体管100A之间设置剥离层。剥离层可以在如下情况下使用，即在剥离层上制造半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上的情况。此时，也可以将晶体管100A转置到耐热性低的衬底或柔性衬底上。
[导电膜]
被用作栅电极的导电膜104、被用作源电极的导电膜112a及被用作漏电极的导电膜112b可以使用选自铬(Cr)、铜(Cu)、铝(Al)、金(Au)、银(Ag)、锌(Zn)、钼(Mo)、钽(Ta)、钛(Ti)、钨(W)、锰(Mn)、镍(Ni)、铁(Fe)、钴(Co)中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等形成。
另外，作为导电膜104、112a、112b，也可以使用包含铟和锡的氧化物(In-Sn氧化物)、包含铟和钨的氧化物(In-W氧化物)、包含铟、钨及锌的氧化物(In-W-Zn氧化物)、包含铟和钛的氧化物(In-Ti氧化物)、包含铟、钛及锡的氧化物(In-Ti-Sn氧化物)、包含铟和锌的氧化物(In-Zn氧化物)、包含铟、锡及硅的氧化物(In-Sn-Si氧化物)、包含铟、镓及锌的氧化物(In-Ga-Zn氧化物)等氧化物导电体或氧化物半导体。
在此，说明氧化物导电体。在本说明书等中，也可以将氧化物导电体称为OC(OxideConductor)。例如，在氧化物半导体中形成氧空位，对该氧空位添加氢而在导带附近形成施主能级。其结果，氧化物半导体的导电性增高，而成为导电体。可以将成为导电体的氧化物半导体称为氧化物导电体。一般而言，由于氧化物半导体的能隙大，因此对可见光具有透光性。另一方面，氧化物导电体是在导带附近具有施主能级的氧化物半导体。因此，在氧化物导电体中，起因于施主能级的吸收的影响小，而对可见光具有与氧化物半导体大致相同的透光性。
另外，作为导电膜104、112a、112b，也可以应用Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，可以以湿蚀刻工序进行加工，从而可以抑制制造成本。
此外，导电膜112a、112b尤其优选包含上述金属元素中的铜、钛、钨、钽和钼中的一个或多个。尤其是，作为导电膜112a、112b，优选使用氮化钽膜。该氮化钽膜具有导电性且具有对铜或氢的高阻挡性。此外，因为从氮化钽膜本身释放的氢少，所以可以作为与金属氧化物108接触的导电膜或金属氧化物108附近的导电膜最适合地使用氮化钽膜。此外，当作为导电膜112a、112b使用铜膜时，可以降低导电膜112a、112b的电阻，所以是优选的。
可以通过无电镀法形成导电膜112a、112b。作为通过该无电镀法可形成的材料，例如可以使用选自Cu、Ni、Al、Au、Sn、Co、Ag和Pd中的一个或多个。尤其是，由于在使用Cu或Ag时，可以降低导电膜的电阻，所以是优选的。
[被用作栅极绝缘膜的绝缘膜]
作为被用作晶体管100A的栅极绝缘膜的绝缘膜106，可以通过等离子体增强化学气相沉积(PECVD：Plasma Enhanced Chemical Vapor Deposition)法、溅射法等形成包括氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘层。注意，绝缘膜106也可以具有叠层结构或三层以上的叠层结构。
此外，优选的是，与被用作晶体管100A的沟道区域的金属氧化物108接触的绝缘膜106为氧化物绝缘膜，更优选的是，该氧化物绝缘膜具有氧含量超过化学计量组成的区域(过剩氧区域)。
注意，不局限于上述结构，作为接触于金属氧化物108的绝缘膜也可以使用氮化物绝缘膜。例如，可以举出通过形成氮化硅膜并对该氮化硅膜的表面进行氧等离子体处理等来使氮化硅膜的表面氧化的结构。注意，在对氮化硅膜的表面进行氧等离子体处理等的情况下，氮化硅膜的表面有可能在原子级上被氧化，因此有时通过晶体管的截面观察等观察不到氧。换言之，当观察晶体管的截面时，有时观察到氮化硅膜接触于金属氧化物。
与氧化硅膜相比，氮化硅膜的相对介电常数较高且为了得到与氧化硅膜相等的静电容量所需要的厚度较大，因此，通过使晶体管的栅极绝缘膜包括氮化硅膜，可以增加绝缘膜的厚度。因此，可以通过抑制晶体管的绝缘耐压的下降并提高绝缘耐压来抑制晶体管的静电破坏。
[金属氧化物]
作为金属氧化物108可以使用上述材料。
当金属氧化物108_1及金属氧化物108_2为In-M-Zn氧化物时，用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子个数比优选满足In＞M。作为这种溅射靶材的金属元素的原子个数比，可以举出In:M:Zn＝2:1:3、In:M:Zn＝3:1:2、In:M:Zn＝4:2:4.1、In:M:Zn＝5:1:6、In:M:Zn＝5:1:7、In:M:Zn＝5:1:8、In:M:Zn＝6:1:6、In:M:Zn＝5:2:5等。
注意，所形成的金属氧化物108_1及金属氧化物108_2的原子个数比分别包含上述溅射靶材中的金属元素的原子个数比的±40％的范围内。例如，在被用于金属氧化物108_1及金属氧化物108_2的溅射靶材的组成为In:Ga:Zn＝4:2:4.1[原子个数比]时，所形成的金属氧化物108_1及金属氧化物108_2的组成有时为In:Ga:Zn＝4:2:3[原子个数比]或其附近。
金属氧化物108_1及金属氧化物108_2的能隙为2.5eV以上，优选为3.0eV以上。如此，通过使用能隙较宽的金属氧化物，可以降低晶体管100A的关态电流。
[被用作保护绝缘膜的绝缘膜]
绝缘膜115具有作为晶体管100A的保护绝缘膜的功能和对金属氧化物108供应氧的功能中的一个或两个。
例如，绝缘膜115优选包含氮和氧中的一个或两个与硅。绝缘膜115优选包括含有硅及氧的第一层、以及含有硅及氮的第二层。
绝缘膜115可以利用PA ALD法形成。
当利用PA ALD法形成绝缘膜115时，以0.3nm以上且10nm以下、优选为0.3nm以上且5nm以下、更优选为0.3nm以上且3nm以下的厚度形成绝缘膜115。换言之，绝缘膜115具有厚度为0.3nm以上且10nm以下的区域。
当绝缘膜115的厚度为上述范围时，在晶体管的截面观察中，有时观察不到绝缘膜115。例如，通过利用X射线光电子能谱(XPS：X-ray PhotoelectronSpectroscopy)进行分析，可以评价绝缘膜115。例如，当绝缘膜115包含硅及氮时，观察到起因于硅和氮的键合的峰。当绝缘膜115包含硅及氧时，观察到起因于硅和氮的键合的峰。
作为绝缘膜115优选使用起因于氮氧化物(NOx，x大于0且为2以下，优选为1以上且2以下，典型的是NO或NO2)的态密度低的绝缘膜。
氮氧化物在绝缘膜115等中形成能级。该能级位于金属氧化物108的能隙中。例如，该起因于氮氧化物的态密度有时会形成在金属氧化物108的价带顶的能量(Ev_os)与金属氧化物108的导带底的能量(Ec_os)之间。由此，当氮氧化物扩散到绝缘膜115与金属氧化物108的界面时，有时该能级在绝缘膜115一侧俘获电子。其结果，被俘获的电子留在绝缘膜115与金属氧化物108的界面附近，由此使晶体管的阈值电压向正方向漂移。
通过作为绝缘膜115使用起因于氮氧化物的态密度低的绝缘膜，可以降低晶体管的阈值电压的漂移，从而可以降低晶体管的电特性变动。
虽然上述所记载的导电膜、绝缘膜、金属氧化物等各种膜可以利用溅射法或PECVD法形成，但是例如也可以利用其它方法，例如热CVD(Chemical VaporDeposition：化学气相沉积)法形成。作为热CVD法的例子，可以举出MOCVD(MetalOrganic Chemical VaporDeposition：有机金属化学气相沉积)法或ALD(AtomicLayer Deposition：原子层沉积)法等。
由于热CVD法是不使用等离子体的成膜方法，因此具有不产生因等离子体损伤引起的缺陷的优点。此外，可以以如下方法进行热CVD法：将源气体供应到处理室内，将处理室内的压力设定为大气压或减压而在衬底上沉积膜。
此外，可以以如下方法进行ALD法：将源气体供应到处理室内，将处理室内的压力设定为大气压或减压而在衬底上沉积膜。
<1-3.半导体装置的结构实例2>
接着，使用图2A至图2C说明图1A至图1C所示的晶体管100A的变形例子。
此外，图2A是本发明的一个方式的半导体装置的晶体管100B的俯视图，图2B相当于沿着图2A所示的点划线X1-X2的截面图，图2C相当于沿着图2A所示的点划线Y1-Y2的截面图。
晶体管100B包括：衬底102上的导电膜104；衬底102及导电膜104上的绝缘膜106；绝缘膜106上的金属氧化物108；金属氧化物108上的导电膜112a；金属氧化物108上的导电膜112b；金属氧化物108、导电膜112a、112b上的绝缘膜115；绝缘膜115上的绝缘膜116；绝缘膜116上的导电膜120a；以及绝缘膜116上的导电膜120b。
绝缘膜106具有开口151，在绝缘膜106上形成有通过开口151与导电膜104电连接的导电膜112c。绝缘膜115及绝缘膜116具有到达导电膜112b的开口152a及到达导电膜112c的开口152b。
另外，在晶体管100B中，绝缘膜106具有晶体管100B的第一栅极绝缘膜的功能，绝缘膜115、116具有晶体管100B的第二栅极绝缘膜的功能。此外，在晶体管100B中，导电膜104具有第一栅电极的功能，导电膜112a具有源电极的功能，导电膜112b具有漏电极的功能。此外，在晶体管100B中，导电膜120a具有第二栅电极的功能，导电膜120b具有显示装置的像素电极的功能。
此外，如图2C所示，导电膜120a通过开口152b、151与导电膜104电连接。因此，导电膜104和导电膜120a被供应相同的电位。
此外，如图2C所示，金属氧化物108位于与导电膜104及导电膜120a相对的位置，且夹在被用作栅电极的两个导电膜之间。导电膜120a的沟道长度方向上的长度及导电膜120a的沟道宽度方向上的长度大于金属氧化物108的沟道长度方向上的长度及金属氧化物108的沟道宽度方向上的长度，金属氧化物108的整体隔着绝缘膜115、116被导电膜120a覆盖。
换言之，导电膜104与导电膜120a在形成于绝缘膜106、115、116中的开口连接，并且导电膜104及导电膜120a都包括位于金属氧化物108的侧端部的外侧的区域。
通过采用上述结构，利用导电膜104及导电膜120a的电场电围绕晶体管100B所包括的金属氧化物108。可以将如晶体管100B那样的利用第一栅电极及第二栅电极的电场电围绕形成有沟道区域的金属氧化物的晶体管的装置结构称为Surrounded channel(S-channel：围绕沟道)结构。
因为晶体管100B具有S-channel结构，所以可以使用被用作第一栅电极的导电膜104对金属氧化物108有效地施加用来引起沟道的电场，由此，晶体管100B的电流驱动能力得到提高，从而可以得到较大的通态电流特性。此外，由于可以增加通态电流，所以可以使晶体管100B微型化。另外，由于晶体管100B具有金属氧化物108由被用作第一栅电极的导电膜104及被用作第二栅电极的导电膜120a围绕的结构，所以可以提高晶体管100B的机械强度。
<被用作第二栅极绝缘膜的绝缘膜>
在此，对可用于被用作第二栅极绝缘膜的绝缘膜116的材料进行说明。绝缘膜116可以是绝缘材料，可以使用无机材料和有机材料中的一个或两个。作为无机材料，可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝等。作为有机材料，可以使用聚酰亚胺树脂、丙烯酸树脂、聚酰亚胺酰胺树脂、苯并环丁烯树脂、聚酰胺树脂、环氧树脂等具有耐热性的树脂材料。当作为绝缘膜116使用有机材料，例如使用丙烯酸树脂时，可以提高平坦性且生产率也高，所以是优选的。
此外，作为导电膜120a、120b，可以使用与上述导电膜104、112a、112b的材料同样的材料。尤其是，作为导电膜120a、120b，优选使用氧化物导电膜(OC)。通过作为导电膜120a、120b使用氧化物导电膜，可以对绝缘膜115、116中添加氧。
此外，晶体管100B的其他结构与上述晶体管100A同样，发挥同样的效果。
<1-4.半导体装置的结构实例3>
接着，使用图3A至图3C说明图2A至图2C所示的晶体管100B的变形例子。
图3A是本发明的一个方式的半导体装置的晶体管100C的俯视图，图3B相当于沿着图3A所示的点划线X1-X2的截面图，图3C相当于沿着图3A所示的点划线Y1-Y2的截面图。
在晶体管100C中，上述晶体管100B所包括的金属氧化物108具有三层结构。晶体管100C的金属氧化物108包括绝缘膜106上的金属氧化物108_3、金属氧化物108_3上的金属氧化物108_1、以及金属氧化物108_1上的金属氧化物108_2。
<1-5.能带结构>
接着，参照图14A和图14B对金属氧化物108具有叠层结构时的能带结构进行说明。
图14A是包括绝缘膜106、金属氧化物108_1、108_2、108_3及绝缘膜115的叠层结构的膜厚度方向的能带结构的例子。此外，图14B是包括绝缘膜106、金属氧化物108_1、108_2及绝缘膜115的叠层结构的膜厚度方向的能带结构的例子。在能带图中，为了容易理解，示出绝缘膜106、金属氧化物108_1、108_2、108_3及绝缘膜115的导带底能级(Ec)。
如图14A所示，在金属氧化物108_1、108_2、108_3中，导带底能级平缓地变化。此外，如图14B所示，在金属氧化物108_1、108_2中，导带底能级平缓地变化。换言之，导带底能级连续地变化或连续接合。为了实现这种能带结构，使在金属氧化物108_1与金属氧化物108_2之间的界面处或金属氧化物108_1与金属氧化物108_3之间的界面处不存在形成陷阱中心或再结合中心等缺陷能级的杂质。
为了在金属氧化物108_1、108_2、108_3中形成连续接合，需要使用具备装载闭锁室的多室方式的成膜装置(溅射装置)在不使各膜暴露于大气的情况下连续地层叠。
通过采用图14A和图14B所示的结构，金属氧化物108_1成为阱(well)，并且在使用上述叠层结构的晶体管中，沟道区域形成在金属氧化物108_1中。
通过设置金属氧化物108_2、108_3，可以使有可能形成在金属氧化物108_1中的陷阱能级形成在金属氧化物108_2或金属氧化物108_3。因此，在金属氧化物108_1中不容易形成陷阱能级。
有时与用作沟道区域的金属氧化物108_1的导带底能级(Ec)相比，陷阱能级离真空能级更远，而电子容易积累在陷阱能级中。当电子积累在陷阱能级中时，成为负固定电荷，导致晶体管的阈值电压向正方向漂移。因此，优选采用陷阱能级比金属氧化物108_1的导带底能级(Ec)更接近于真空能级的结构。通过采用上述结构，电子不容易积累在陷阱能级，所以能够提高晶体管的通态电流，并且还能够提高场效应迁移率。
金属氧化物108_2、108_3与金属氧化物108_1相比导带底的能级更接近于真空能级，典型的是，金属氧化物108_1的导带底能级与金属氧化物108_2、108_3的导带底能级之差为0.15eV以上或0.5eV以上，且为2eV以下或1eV以下。换言之，金属氧化物108_2、108_3的电子亲和势与金属氧化物108_1的电子亲和势之差为0.15eV以上或0.5eV以上，且为2eV以下或1eV以下。
通过具有上述结构，金属氧化物108_1成为主要电流路径。就是说，金属氧化物108_1被用作沟道区域。此外，金属氧化物108_2、108_3优选使用形成沟道区域的金属氧化物108_1所包含的金属元素中的一种以上。通过采用上述结构，在金属氧化物108_1与金属氧化物108_2之间的界面处或在金属氧化物108_1与金属氧化物108_3之间的界面处不容易产生界面散射。由此，在该界面处载流子的移动不被阻碍，因此晶体管的场效应迁移率得到提高。
在金属氧化物108_2、108_3中优选不具有尖晶石型结晶结构。在金属氧化物108_2、108_3中具有尖晶石型结晶结构时，导电膜120a、120b的构成元素有时会在该尖晶石型结晶结构与其他区域之间的界面处扩散到金属氧化物108_1中。注意，在金属氧化物108_2、108_3为CAAC-OS的情况下，阻挡导电膜120a、120b的构成元素如铜元素的性质得到提高，所以是优选的。
金属氧化物108_2、108_3可以使用In:Ga:Zn＝1:1:1[原子个数比]的金属氧化物靶材、In:Ga:Zn＝1:3:4[原子个数比]的金属氧化物靶材或In:Ga:Zn＝1:3:6[原子个数比]的金属氧化物靶材等形成。用于金属氧化物108_2、108_3的金属氧化物靶材不局限于上述金属氧化物靶材，可以使用其组成与金属氧化物108_1相同的金属氧化物靶材。
<1-6.半导体装置的结构实例4>
接着，使用图4A至图6C说明图2A至图2C所示的晶体管100B的变形例子。
图4A是作为本发明的一个方式的半导体装置的晶体管100D的俯视图，图4B相当于沿着图4A所示的点划线X1-X2的截面图，图4C相当于沿着图4A所示的点划线Y1-Y2的截面图。
晶体管100D与上述晶体管100B之间的不同之处在于：在晶体管100D中，导电膜112a、112b、112c都具有三层结构。
晶体管100D的导电膜112a包括：导电膜112a_1；导电膜112a_1上的导电膜112a_2；以及导电膜112a_2上的导电膜112a_3。此外，晶体管100D的导电膜112b包括：导电膜112b_1；导电膜112b_1上的导电膜112b_2；以及导电膜112b_2上的导电膜112b_3。另外，晶体管100D的导电膜112c包括：导电膜112c_1；导电膜112c_1上的导电膜112c_2；以及导电膜112c_2上的导电膜112c_3。
例如，导电膜112a_1、导电膜112b_1、导电膜112a_3及导电膜112b_3优选包含钛、钨、钽、钼、铟、镓、锡和锌中的一个或多个。此外，导电膜112a_2及导电膜112b_2优选包含铜、铝和银中的一个或多个。
具体而言，作为导电膜112a_1、导电膜112b_1、导电膜112a_3及导电膜112b_3可以使用钛，作为导电膜112a_2及导电膜112b_2可以使用铜。
通过采用上述结构，可以降低导电膜112a、112b的布线电阻，且抑制对金属氧化物108的铜的扩散，所以是优选的。此外，通过采用上述结构，可以降低导电膜112b与导电膜120b的接触电阻，所以是优选的。另外，晶体管100D的其他结构与上述晶体管100B同样，发挥同样的效果。
图5A是本发明的一个方式的半导体装置的晶体管100E的俯视图，图5B相当于沿着图5A所示的点划线X1-X2的截面图，图5C相当于沿着图5A所示的点划线Y1-Y2的截面图。
晶体管100E与上述晶体管100B之间的不同之处在于：在晶体管100E中，导电膜112a、112b都具有三层结构。此外，晶体管100E与上述晶体管100D之间的不同之处在于导电膜112a、112b的形状。
晶体管100E的导电膜112a包括：导电膜112a_1；导电膜112a_1上的导电膜112a_2；以及导电膜112a_2上的导电膜112a_3。此外，晶体管100E的导电膜112b包括：导电膜112b_1；导电膜112b_1上的导电膜112b_2；以及导电膜112b_2上的导电膜112b_3。此外，作为导电膜112a_1、导电膜112a_2、导电膜112a_3、导电膜112b_1、导电膜112b_2及导电膜112b_3，可以使用上述材料。
此外，导电膜112a_1的端部具有位于导电膜112a_2的端部的外侧的区域，导电膜112a_3覆盖导电膜112a_2的顶面及侧面且包括与导电膜112a_1接触的区域。此外，导电膜112b_1的端部具有位于导电膜112b_2的端部的外侧的区域，导电膜112b_3覆盖导电膜112b_2的顶面及侧面且包括与导电膜112b_1接触的区域。
通过采用上述结构，可以降低导电膜112a、112b的布线电阻，且抑制对金属氧化物108的铜的扩散，所以是优选的。另外，从适当地抑制铜的扩散的方面来看，与上述晶体管100D相比，晶体管100E所示的结构是更优选的。此外，通过采用上述结构，可以降低导电膜112b与导电膜120b的接触电阻，所以是优选的。此外，晶体管100E的其他结构与上述晶体管100B同样，发挥同样的效果。
此外，图6A是本发明的一个方式的半导体装置的晶体管100F的俯视图，图6B相当于沿着图6A所示的点划线X1-X2的截面图，图6C相当于沿着图6A所示的点划线Y1-Y2的截面图。
晶体管100F与上述晶体管100B之间的不同之处在于：导电膜112a、112b的结构、绝缘膜115的结构，并且晶体管100F包括绝缘膜113a、113b。
晶体管100F所包括的导电膜112a包括导电膜112a_1、导电膜112a_1上的导电膜112a_2。导电膜112a_2被绝缘膜113a覆盖。晶体管100F所包括的导电膜112b包括导电膜112b_1、导电膜112b_1上的导电膜112b_2。导电膜112b_2被绝缘膜113b覆盖。
绝缘膜113a、113b例如可以利用PA ALD法形成。具体而言，在形成导电膜112a_2、导电膜112b_2之后，利用PA ALD法将硅烷气体等附着于导电膜112a_2、导电膜112b_2的顶面及侧面，由此可以形成绝缘膜113a、113b。绝缘膜113a、113b有时包含导电膜112a_2及导电膜112b_2的构成要素的一部分。例如，导电膜112a_2及导电膜112b_2包含铜时，绝缘膜113a、113b有时包括包含铜的硅化物。
晶体管100F所包括的绝缘膜115包括绝缘膜115_1、绝缘膜115_1上的绝缘膜115_2。作为绝缘膜115_1可以使用包含硅及氧的层，作为绝缘膜115_2可以使用包含硅及氮的层。当作为绝缘膜115_1使用包含硅及氧的层时，可以对金属氧化物108供应氧。通过在绝缘膜115_1上设置绝缘膜115_2，可以抑制绝缘膜115_1所包含的氧释放到外部或者抑制来自外部的杂质进入绝缘膜115_1及金属氧化物108。
此外，晶体管100F的其他结构与上述晶体管100B同样，并发挥同样的效果。此外，根据本实施方式的晶体管可以自由地组合上述结构的晶体管。
<1-7.半导体装置的制造方法>
下面，参照图7A至图13对本发明的一个方式的半导体装置的晶体管100B的制造方法进行说明。
此外，图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C以及图11A和图11B是说明半导体装置的制造方法的截面图。此外，在图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C以及图11A和图11B中，左侧是沟道长度方向上的截面图，右侧是沟道宽度方向上的截面图。
首先，在衬底102上形成导电膜，通过光刻工序及蚀刻工序对该导电膜进行加工，来形成用作第一栅电极的导电膜104。接着，在导电膜104上形成被用作第一栅极绝缘膜的绝缘膜106(参照图7A)。
在本实施方式中，作为衬底102使用玻璃衬底。作为被用作第一栅电极的导电膜104，通过溅射法形成厚度为50nm的钛膜和厚度为200nm的铜膜。作为绝缘膜106，通过PECVD法形成厚度为400nm的氮化硅膜和厚度为50nm的氧氮化硅膜。
另外，上述氮化硅膜具有包括第一氮化硅膜、第二氮化硅膜及第三氮化硅膜的三层结构。该三层结构例如可以如下所示那样形成。
可以在如下条件下形成厚度为50nm的第一氮化硅膜：例如，作为源气体使用流量为200sccm的硅烷、流量为2000sccm的氮以及流量为100sccm的氨气体，向PECVD装置的反应室内供应该源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成厚度为300nm的第二氮化硅膜：作为源气体使用流量为200sccm的硅烷、流量为2000sccm的氮以及流量为2000sccm的氨气体，向PECVD装置的反应室内供应该源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成厚度为50nm的第三氮化硅膜：作为源气体使用流量为200sccm的硅烷以及流量为5000sccm的氮，向PECVD装置的反应室内供应该源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
另外，可以将形成上述第一氮化硅膜、第二氮化硅膜及第三氮化硅膜时的衬底温度设定为350℃以下。
通过作为氮化硅膜采用上述三层结构，例如在作为导电膜104使用包含铜的导电膜的情况下，能够发挥如下效果。
第一氮化硅膜可以抑制铜元素从导电膜104扩散。第二氮化硅膜具有释放氢的功能，可以提高用作栅极绝缘膜的绝缘膜的耐压。第三氮化硅膜是氢的释放量少且可以抑制从第二氮化硅膜释放的氢扩散的膜。
在形成上述第二氮化硅膜之前及之后，也可以进行利用PA ALD法的处理，例如进行供应硅烷气体，然后排出该硅烷气体，进行产生利用氮气体的等离子体的处理，由此省略上述形成第一氮化硅膜、第三氮化硅膜的工序。
接着，在绝缘膜106上形成金属氧化物108_1_0(参照图7B)。
图7B是在绝缘膜106上形成金属氧化物108_1_0时的成膜装置内的截面示意图。图7B示意性地示出：作为成膜装置的溅射装置；在该溅射装置中设置的靶材191；在靶材191的下方产生的等离子体192。
此外，在图7B中，以虚线的箭头示意性地表示添加到绝缘膜106的氧或过剩氧。例如，在形成金属氧化物108_1_0时使用氧气体的情况下，可以对绝缘膜106添加氧。
金属氧化物108_1_0的厚度可以为1nm以上且50nm以下，优选为5nm以上且30nm以下。此外，金属氧化物108_1_0使用惰性气体(典型的是，Ar气体)和氧气体中的任一个或两个形成。此外，形成金属氧化物108_1_0时的成膜气体整体中氧气体所占的比率(以下，也称为氧流量比)为0％以上且小于30％，优选为5％以上且15％以下。
通过以上述范围的氧流量比形成金属氧化物108_1_0，可以使金属氧化物108_1_0的结晶性低。
在本实施方式中，金属氧化物108_1_0使用In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝4:2:4.1[原子个数比])并利用溅射法形成。此外，将形成金属氧化物108_1_0时的衬底温度设定为室温，作为成膜气体使用流量为180sccm的氩气体及流量为20sccm的氧气体(氧流量比为10％)。
接着，在金属氧化物108_1_0上形成金属氧化物108_2_0(参照图7C)。
图7C是在金属氧化物108_1_0上形成金属氧化物108_2_0时的成膜装置内的截面示意图。图7C示意性地示出：作为成膜装置的溅射装置；在该溅射装置中设置的靶材193；在靶材193的下方产生的等离子体194。
此外，在图7C中，以虚线的箭头示意性地表示添加到金属氧化物108_1_0的氧或过剩氧。例如，在形成金属氧化物108_2_0时使用氧气体的情况下，可以对金属氧化物108_1_0添加氧。
金属氧化物108_2_0的厚度可以大于10nm且100nm以下，优选为20nm以上且50nm以下。此外，当形成金属氧化物108_2_0时，优选在包含氧气体的气氛下进行等离子体放电。在包含氧气体的气氛下进行等离子体放电时，对成为金属氧化物108_2_0的被形成面的金属氧化物108_1_0添加氧。此外，形成金属氧化物108_2_0时的氧流量比为30％以上且100％以下，优选为50％以上且100％以下，更优选为70％以上且100％以下。
通过以上述范围的氧流量比形成金属氧化物108_2_0，可以使金属氧化物108_2_0的结晶性低。
在本实施方式中，金属氧化物108_2_0使用In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝4:2:4.1[原子个数比])并利用溅射法形成。此外，将形成金属氧化物108_2_0时的衬底温度设定为室温，作为成膜气体使用流量为200sccm的氧气体(氧流量比为100％)。
此外，如上所述，用来形成金属氧化物108_2_0的氧流量比优选高于用来形成金属氧化物108_1_0的氧流量比。换言之，金属氧化物108_1_0优选在比金属氧化物108_2_0低的氧分压下形成。
通过使形成金属氧化物108_1_0时的氧流量比和形成金属氧化物108_2_0时的氧流量比不同，可以形成结晶性不同的叠层膜。
此外，形成金属氧化物108_1_0及金属氧化物108_2_0时的衬底温度可以为室温(25℃)以上且200℃以下，优选为室温以上且130℃以下。上述范围内的衬底温度适合于使用大面积的玻璃衬底(例如，上述第8世代至第10世代的玻璃衬底)的情况。尤其是，当将形成金属氧化物108_1_0及金属氧化物108_2_0时的衬底温度设定为室温时，可以抑制衬底的变形或弯曲。注意，在本说明书等中，室温包括不进行意图性的加热的温度。
此外，在想要提高金属氧化物108_2_0的结晶性的情况下，优选提高形成金属氧化物108_2_0时的衬底温度(例如，100℃以上且200℃以下，优选为130℃)。
此外，通过在真空中连续地形成金属氧化物108_1_0及金属氧化物108_2_0，可以防止杂质混入到各界面，所以是更优选的。
另外，需要进行溅射气体的高纯度化。例如，作为用作溅射气体的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，进一步优选为-120℃以下的高纯度气体，由此可以尽可能地防止水分等混入金属氧化物。
另外，在通过溅射法形成金属氧化物的情况下，优选使用低温泵等吸附式真空抽气泵对溅射装置的处理室进行高真空抽气(抽空到5×10-7Pa至1×10-4Pa左右)以尽可能地去除对金属氧化物来说是杂质的水等。尤其是，在溅射装置的待机时处理室内的相当于H2O的气体分子(相当于m/z＝18的气体分子)的分压为1×10-4Pa以下，优选为5×10-5Pa以下。
接着，通过将金属氧化物108_1_0及金属氧化物108_2_0加工为所希望的形状，形成岛状的金属氧化物108_1及岛状的金属氧化物108_2。此外，在本实施方式中，由金属氧化物108_1、金属氧化物108_2构成岛状的金属氧化物108(参照图8A)。
此外，优选的是，在形成金属氧化物108之后进行加热处理(以下，称为第一加热处理)。通过进行第一加热处理，可以降低包含在金属氧化物108中的氢、水等。另外，以氢、水等的降低为目的的加热处理也可以在将金属氧化物108加工为岛状之前进行。注意，第一加热处理是金属氧化物的高纯度化处理之一。
第一加热处理的温度例如为150℃以上且小于衬底的应变点，优选为200℃以上且450℃以下，更优选为250℃以上且350℃以下。
此外，第一加热处理可以使用电炉、RTA装置等。通过使用RTA装置，可只在短时间内以衬底的应变点以上的温度进行加热处理。由此，可以缩短加热时间。第一加热处理可以在氮、氧、超干燥空气(含水量为20ppm以下，优选为1ppm以下，更优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。上述氮、氧、超干燥空气或稀有气体优选不含有氢、水等。此外，在氮或稀有气体气氛下进行加热处理之后，也可以在氧或超干燥空气气氛下进行加热。其结果是，在可以使金属氧化物中的氢、水等脱离的同时，可以将氧供应到金属氧化物中。其结果是，可以减少金属氧化物中的氧空位。
接着，在绝缘膜106中形成开口151(参照图8B)。
通过利用湿蚀刻法和干蚀刻法中的一个或两个可以形成开口151。开口151以到达导电膜104的方式形成。
接着，在导电膜104、绝缘膜106及金属氧化物108上形成导电膜112(参照图8C)。
在本实施方式中，作为导电膜112，通过溅射法依次形成厚度为30nm的钛膜、厚度为200nm的铜膜。
接着，通过将导电膜112加工为所希望的形状，形成岛状的导电膜112a、岛状的导电膜112b、岛状的导电膜112c(参照图9A)。
此外，在本实施方式中，使用湿蚀刻装置对导电膜112进行加工。但是，导电膜112的加工方法不局限于此，例如也可以使用干蚀刻装置。
此外，也可以在形成导电膜112a、112b、112c后洗涤金属氧化物108(更具体而言，金属氧化物108_2)的表面(背沟道一侧)。作为洗涤方法，例如可以举出使用磷酸等化学溶液的洗涤。通过使用磷酸等化学溶液进行洗涤，可以去除附着于金属氧化物108_2表面的杂质(例如，包含在导电膜112a、112b、112c中的元素等)。注意，不一定必须进行该洗涤，根据情况可以不进行该洗涤。
另外，在导电膜112a、112b、112c的形成工序和/或上述洗涤工序中，有时金属氧化物108的从导电膜112a、112b露出的区域有时变薄。
此外，在本发明的一个方式的半导体装置中，从导电膜112a、112b露出的区域，就是说，金属氧化物108_2是其结晶性得到提高的金属氧化物。结晶性高的金属氧化物具有杂质，尤其是用于导电膜112a、112b的构成元素不容易扩散到膜中的结构。因此，可以提供一种可靠性高的半导体装置。
此外，在图9A中，虽然示出从导电膜112a、112b露出的金属氧化物108的表面，即金属氧化物108_2的表面具有凹部的情况，但是不局限于此，从导电膜112a、112b露出的金属氧化物108的表面也可以不具有凹部。
接着，在金属氧化物108、导电膜112a、112b上形成绝缘膜115(参照图9B、图9C及图10A)。
[绝缘膜的形成方法1(利用PA ALD法的形成方法)]
在此，参照图12说明绝缘膜115的形成方法。图12是说明绝缘膜115的形成方法的流程图。
[第一步骤]
绝缘膜115优选使用PECVD装置形成。首先，将形成有金属氧化物108、导电膜112a、112b等的衬底102导入PECVD装置的真空处理室中。然后，将源气体供应到真空处理室中，将源气体附着于被形成面，这里是金属氧化物108、导电膜112a、112b的表面(参照图9B、图12中的步骤S101)。
图9B示意性地示出形成有金属氧化物108、导电膜112a、112b等的衬底102、以及将源气体195供应到PECVD装置的真空处理室中的情况。另外，也可以混合供应源气体195和惰性气体(典型的是氩、氮等)。
当将源气体195供应到真空处理室中时，源气体195以原子级附着到金属氧化物108、导电膜112a、112b的表面。在PECVD装置的真空处理室中，将衬底102的温度设定为150℃以上且450℃以下，优选设定为200℃以上且350℃以下。
在本实施方式中，将衬底温度设定为220℃，作为源气体195使用硅烷(SiH4)气体，将硅烷气体的流量设定为300sccm且将氮气体的流量设定为500sccm来将硅烷气体和氮气体的混合气体导入真空处理室中。在导入混合气体时，以真空处理室中的压力设定为40Pa的方式进行调整。在将混合气体导入真空处理室中之后，保持衬底102五分钟。
[第二步骤]
接着，排出源气体(参照图12中的步骤S201)。
如果没有排出源气体而产生等离子体，则有时导致PECVD装置的真空处理室中的微粒等的增加，所以排出源气体的工序是重要的。
[第三步骤]
接着，将氮气体和氧气体中的一个或两个供应到真空处理室中，产生等离子体(参照图9C、图12中的步骤S301)。
图9C示意性地示出形成有金属氧化物108、导电膜112a、112b等的衬底102、以及将氮气体和氧气体中的一个或两个供应到PECVD装置的真空处理室中而产生等离子体196的情况。
例如，当使用氮气体产生等离子体196时，附着于金属氧化物108、导电膜112a、112b的表面的作为源气体195的硅烷气体与氮气体起反应，氮化硅膜沉积在金属氧化物108、导电膜112a、112b的表面上。或者，当使用氧气体产生等离子体196时，附着于金属氧化物108、导电膜112a、112b的表面的作为源气体195的硅烷气体与氧气体起反应，氧化硅膜沉积在金属氧化物108、导电膜112a、112b的表面上。另外，当使用氮气体和氧气体的混合气体产生等离子体196时，附着于金属氧化物108、导电膜112a、112b的表面的作为源气体195的硅烷气体与混合气体起反应，氧氮化硅膜或氮氧化硅膜沉积在金属氧化物108、导电膜112a、112b的表面上。
在PECVD装置的真空处理室中，优选连续地进行上述第一步骤至第三步骤。可以多次进行上述第一步骤至第三步骤。例如，当以第一步骤至第三步骤为1周期时，可以进行上述步骤1周期以上且20周期以下，优选为1周期以上且10周期以下。
通过进行上述第一步骤至第三步骤，在金属氧化物108、导电膜112a、112b的表面上形成绝缘膜115(参照图10A)。
绝缘膜115的厚度优选为0.1nm以上且10nm以下，更优选为2nm以上且小于10nm。
[绝缘膜的形成方法2(利用PA ALD法的形成方法)]
在此，参照图13说明与图12所示的流程图不同的绝缘膜115的形成方法。图13是说明绝缘膜115的形成方法的流程图。
[第一步骤]
首先，将形成有金属氧化物108、导电膜112a、112b等的衬底102导入PECVD装置的真空处理室中。然后，将源气体供应到真空处理室中，将源气体附着于被形成面，这里是金属氧化物108、导电膜112a、112b的表面(参照图13中的步骤S101)。
当将源气体195供应到真空处理室中时，源气体195以原子级附着于金属氧化物108、导电膜112a、112b的表面。
在本实施方式中，将衬底温度设定为220℃，作为源气体195使用硅烷(SiH4)气体，将硅烷气体的流量设定为300sccm且将氮气体的流量设定为500sccm来将硅烷气体和氮气体的混合气体导入真空处理室中。在导入混合气体时，以真空处理室中的压力设定为40Pa的方式进行调整。在将混合气体导入真空处理室中之后，保持衬底102五分钟。
[第二步骤]
接着，排出源气体(参照图13中的步骤S201)。
[第三步骤]
接着，将氧气体供应到真空处理室中，产生等离子体来形成第一层(参照图13中的步骤S311)。
当使用氧气体产生等离子体时，附着于金属氧化物108、导电膜112a、112b的表面的作为源气体195的硅烷气体与氧气体起反应，作为第一层氧化硅膜沉积在金属氧化物108、导电膜112a、112b的表面上。
[第四步骤]
接着，将氧气体供应到PECVD装置的真空处理室中，对上述所形成的第一层添加氧(参照图13中的步骤S401)。
通过对第一层添加氧，第一层包含超过化学计量组成的氧。作为氧添加处理，可以在包含氧的气体气氛下产生等离子体。
[第五步骤]
接着，将源气体供应到PECVD装置的真空处理室中，将源气体附着于被形成面，这里是上述所形成的第一层的表面上(参照图13中的步骤S501)。
当将源气体195供应到真空处理室中时，源气体195以原子级附着于第一层的表面。
在本实施方式中，将衬底温度设定为220℃，作为源气体195使用硅烷(SiH4)气体，将硅烷气体的流量设定为300sccm且将氮气体的流量设定为500sccm来将硅烷气体和氮气体的混合气体导入真空处理室中。在导入混合气体时，以真空处理室中的压力设定为40Pa的方式进行调整。在将混合气体导入真空处理室中之后，保持衬底102五分钟。
[第六步骤]
接着，排出源气体(参照图13中的步骤S601)。
[第七步骤]
接着，将氮气体供应到真空处理室中，产生等离子体，来在第一层上形成第二层(参照图13中的步骤S701)。
当使用氮气体产生等离子体时，附着于第一层的表面的作为源气体195的硅烷气体与氮气体起反应，作为第二层，氮化硅膜沉积在第一层的表面上。
通过进行第一步骤至第七步骤，可以形成层叠有第一层和第二层的绝缘膜115。
以上是绝缘膜115的形成方法的说明。
接着，在绝缘膜115上形成绝缘膜116(参照图10B)。
例如，作为绝缘膜116，可以利用旋涂机、狭缝式涂布机等形成丙烯酸树脂等的平坦化绝缘膜。
优选在形成绝缘膜116之后进行加热处理(以下，称为第二加热处理)。通过第二加热处理，可以将绝缘膜115中的氧的一部分移动到金属氧化物108中以降低金属氧化物108中的氧空位的量。
将第二加热处理的温度典型地设定为低于400℃，优选低于375℃，进一步优选为150℃以上且350℃以下。第二加热处理可以在氮、氧、超干燥空气(含水量为20ppm以下，优选为1ppm以下，优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。在该加热处理中，优选在上述氮、氧、超干燥空气或稀有气体中不含有氢、水等。在该加热处理中，可以使用电炉、RTA装置等。
接着，在绝缘膜115、116中的所希望的区域中形成开口152a、152b(参照图10C)。
通过利用湿蚀刻法和干蚀刻法中的一个或两个，可以形成开口152a、152b。开口152a以到达导电膜112b的方式形成，开口152b以到达导电膜112c的方式形成。
接着，以覆盖开口152a、152b的方式在绝缘膜116上形成导电膜120(参照图11A)。
作为导电膜120，可以利用溅射法形成氧化物导电膜等。作为氧化物导电膜，可以使用In-Sn氧化物、In-Sn-Si氧化物、In-Zn氧化物或In-Ga-Zn氧化物等。
接着，通过将导电膜120加工为所希望的形状，形成岛状的导电膜120a、岛状的导电膜120b(参照图11B)。
在本实施方式中，使用湿蚀刻装置对导电膜120进行加工。
此外，也可以在形成导电膜120a、120b之后进行与上述第一加热处理及第二加热处理同等的加热处理(以下，称为第三加热处理)。
通过进行第三加热处理，绝缘膜115所包含的氧移动到金属氧化物108中，填补金属氧化物108中的氧空位。
通过上述工序，可以制造图2A至图2C所示的晶体管100B。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式2
在本实施方式中，说明可用于本发明的一个方式的半导体膜的金属氧化物。
<2-1.金属氧化物>
以下，说明金属氧化物之一的氧化物半导体。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出CAC-OS(Cloud-Aligned Composite-OxideSemiconductor)、CAAC-OS(C-axis Aligned Crystalline-Oxide Semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。在非单晶结构中，非晶结构的缺陷态密度最高，而CAAC-OS的缺陷态密度最低。
注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。此外，在本说明书等中，CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，在本说明书等中，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时导电性区域被观察为其边缘模糊且以云状连接。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地在具有宽隙的成分中载流子流过。因此，在将上述CAC-OS或CAC-metaloxide用于晶体管的沟道区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
首先，使用图15和图16说明金属氧化物之一的CAC-OS的构成。图15和图16是示出CAC-OS的概念的截面示意图。
<2-2.CAC-OS的构成>
例如，如图15所示，在CAC-OS中包含在金属氧化物中的元素不均匀地分布，以各元素为主要成分的区域001、区域002及区域003混合而成为马赛克(mosaic)状。换言之，CAC-OS是包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且2nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克(mosaic)状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且2nm以下或近似的尺寸。
金属氧化物优选至少包含铟。尤其是，优选包含铟及锌。除此之外，也可以还包含元素M(M为镓、铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁)。
例如，具有CAC-OS的构成的In-M-Zn氧化物是材料分成铟氧化物(以下，称为InOX1(X1为大于0的实数))或铟锌氧化物(以下，称为InX2ZnY2OZ2(X2、Y2及Z2为大于0的实数))以及元素M的氧化物(以下，称为MOX3(X3为大于0的实数))或元素M的锌氧化物(以下，称为MX4ZnY4OZ4(X4、Y4及Z4为大于0的实数))等而成为马赛克状，且马赛克状的InOX1或InX2ZnY2OZ2分布在膜中的构成(以下，也称为云状的构成)。
在此，假设图15示出具有CAC-OS构成的In-M-Zn氧化物的概念。此时，可以说：区域001为以MOX3为主要成分的区域，区域002为以InX2ZnY2OZ2或InOX1为主要成分的区域，区域003为至少包含Zn的区域。此时，以MOX3为主要成分的区域、以InX2ZnY2OZ2或InOX1为主要成分的区域及至少包含Zn的区域的边缘部不清楚(模糊)，因此有时观察不到明确的边界。
换言之，具有CAC-OS构成的In-M-Zn氧化物为其中以MOX3为主要成分的区域和以InX2ZnY2OZ2或InOX1为主要成分的区域混在一起的金属氧化物。因此，有时将金属氧化物记为复合金属氧化物。在本说明书中，例如，当区域002的In与元素M的原子个数比大于区域001的In与元素M的原子个数比时，区域002的In浓度高于区域001。
具有CAC-OS构成的金属氧化物不包含组成不同的二种以上的膜的叠层结构。例如，不包含由以In为主要成分的膜与以Ga为主要成分的膜的两层构成的结构。
具体而言，对In-Ga-Zn氧化物中的CAC-OS(在CAC-OS中，可以将In-Ga-Zn氧化物特别称为CAC-IGZO)进行说明。In-Ga-Zn氧化物中的CAC-OS是材料分成InOX1或InX2ZnY2OZ2以及镓氧化物(以下，称为GaOX5(X5为大于0的实数))或镓锌氧化物(以下，称为GaX6ZnY6OZ6(X6、Y6及Z6为大于0的实数))等而成为马赛克状的金属氧化物。并且，马赛克状的InOX1或InX2ZnY2OZ2是云状金属氧化物。
换言之，In-Ga-Zn氧化物中的CAC-OS为具有以GaOX5为主要成分的区域以及以InX2ZnY2OZ2或InOX1为主要成分的区域混在一起的构成的复合金属氧化物。以GaOX5为主要成分的区域以及以InX2ZnY2OZ2或InOX1为主要成分的区域的边缘部不清楚(模糊)，因此有时观察不到明确的边界。
区域001至区域003的尺寸可以利用EDX面分析测定。例如，区域001的尺寸在截面照片的EDX面分析图像中被观察为0.5nm以上且10nm以下或者1nm以上且2nm以下。另外，主要成分的元素的密度从区域的中心部向边缘部逐渐降低。例如，当在EDX面分析图像中可数的元素的个数(以下，也称为存在量)从中心部向边缘部逐渐变化时，在截面照片的EDX面分析图像中，区域的边缘部不清楚(模糊)。例如，在以GaOX5为主要成分的区域中，Ga原子从中心部向边缘部逐渐减少，而Zn原子逐渐增加，因此分阶段地变为以GaX6ZnY6OZ6为主要成分的区域。因此，在EDX面分析图像中，以GaOX5为主要成分的区域的边缘部不清楚(模糊)。
注意，IGZO是通称，有时是指包含In、Ga、Zn及O的化合物。作为典型例子，可以举出以InGaO3(ZnO)m1(m1为自然数)或In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1，m0为任意数)表示的结晶性化合物。
上述结晶性化合物具有单晶结构、多晶结构或CAAC(c-axisalignedcrystalline)结构。CAAC结构是多个IGZO的纳米晶具有c轴取向性且在a-b面上以不取向的方式连接的层状结晶结构。
在本说明书等中，可以将CAC-IGZO定义为：在包含In、Ga、Zn及O的金属氧化物中，以Ga为主要成分的多个区域以及以In为主要成分的多个区域都以马赛克状无规律地分散的状态下的金属氧化物。
例如，在图15所示的概念图中，区域001相当于以Ga为主要成分的区域，区域002相当于以In为主要成分的区域。另外，在图15所示的概念图中，区域003相当于包含锌的区域。可以将以Ga为主要成分的区域及以In为主要成分的区域称为纳米粒子。该纳米粒子的粒径为0.5nm以上且10nm以下，典型地为1nm以上且2nm以下。上述纳米粒子的边缘部不清楚(模糊)，因此有时观察不到明确的边界。
图16是图15所示的概念图的变形例子。如图16所示，区域001、区域002及区域003的形状或密度有时根据金属氧化物的形成条件而不同。
可以利用电子束衍射对In-Ga-Zn氧化物中的CAC-OS的结晶性进行评价。例如，在电子束衍射图案中，有时观察到环状的亮度高的区域。此外，有时观察到环状的区域内的多个斑点。
如上所述，In-Ga-Zn氧化物中的CAC-OS的结构与金属元素均匀地分布的IGZO化合物不同，具有与IGZO化合物不同的性质。换言之，In-Ga-Zn氧化物中的CAC-OS具有以GaOX5等为主要成分的区域及以InX2ZnY2OZ2或InOX1为主要成分的区域互相分离且以各元素为主要成分的区域为马赛克状的构成。
在CAC-OS中包含铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁以代替镓的情况下，CAC-OS是指如下构成：一部分中观察到以该金属元素为主要成分的纳米粒子状区域以及一部分中观察到以In为主要成分的纳米粒子状区域以马赛克状无规律地分散。
在此，以InX2ZnY2OZ2或InOX1为主要成分的区域的导电性高于以GaOX5等为主要成分的区域。换言之，导电性高的区域是In的比率相对高的区域。在以下的说明中，为了方便起见，有时将In的比率相对高的区域记载为In-Rich区域。换言之，当载流子流过以InX2ZnY2OZ2或InOX1为主要成分的区域时，呈现导电性。因此，当以InX2ZnY2OZ2或InOX1为主要成分的区域在金属氧化物中以云状分布时，可以实现高场效应迁移率(μ)。
另一方面，以GaOX5等为主要成分的区域的绝缘性高于以InX2ZnY2OZ2或InOX1为主要成分的区域。换言之，绝缘性高的区域是Ga的比率相对高的区域。在以下的说明中，为了方便起见，有时将Ga的比率相对高的区域记载为Ga-Rich区域。换言之，当以GaOX5等为主要成分的区域在金属氧化物中分布时，可以抑制泄漏电流而实现良好的开关工作。
因此，当将In-Ga-Zn氧化物中的CAC-OS用于半导体元件时，通过起因于GaOX5等的绝缘性及起因于InX2ZnY2OZ2或InOX1的导电性的互补作用可以实现大通态电流(Ion)、高场效应迁移率(μ)及小关态电流(Ioff)。
另外，使用In-Ga-Zn氧化物中的CAC-OS的半导体元件具有高可靠性。因此，In-Ga-Zn氧化物中的CAC-OS适用于显示器等各种半导体装置。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式3
在本实施方式中，使用图17至图19说明包括在上述实施方式中例示的晶体管的显示装置的一个例子。
图17是示出显示装置的一个例子的俯视图。图17所示的显示装置700包括：设置在第一衬底701上的像素部702；设置在第一衬底701上的源极驱动电路部704及栅极驱动电路部706；以围绕像素部702、源极驱动电路部704及栅极驱动电路部706的方式设置的密封剂712；以及以与第一衬底701对置的方式设置的第二衬底705。注意，由密封剂712密封第一衬底701及第二衬底705。也就是说，像素部702、源极驱动电路部704及栅极驱动电路部706被第一衬底701、密封剂712及第二衬底705密封。注意，虽然在图17中未图示，但是在第一衬底701与第二衬底705之间设置有显示元件。
另外，在显示装置700中，在第一衬底701上的不由密封剂712围绕的区域中设置有分别电连接于像素部702、源极驱动电路部704及栅极驱动电路部706的FPC(Flexibleprinted circuit：柔性印刷电路)端子部708。另外，FPC端子部708连接于FPC716，并且通过FPC716对像素部702、源极驱动电路部704及栅极驱动电路部706供应各种信号等。另外，像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708各与信号线710连接。由FPC716供应的各种信号等是通过信号线710供应到像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708的。
另外，也可以在显示装置700中设置多个栅极驱动电路部706。另外，作为显示装置700，虽然示出将源极驱动电路部704及栅极驱动电路部706形成在与像素部702相同的第一衬底701上的例子，但是并不局限于该结构。例如，可以只将栅极驱动电路部706形成在第一衬底701上，或者可以只将源极驱动电路部704形成在第一衬底701上。此时，也可以采用将形成有源极驱动电路或栅极驱动电路等的衬底(例如，由单晶半导体膜、多晶半导体膜形成的驱动电路衬底)形成于第一衬底701的结构。另外，对另行形成的驱动电路衬底的连接方法没有特别的限制，而可以采用COG(Chip On Glass：玻璃覆晶封装)方法、引线键合方法等。
另外，显示装置700所包括的像素部702、源极驱动电路部704及栅极驱动电路部706包括多个晶体管，作为该晶体管可以适用本发明的一个方式的半导体装置的晶体管。
另外，显示装置700可以包括各种元件。作为该元件，例如可以举出电致发光(EL)元件(包含有机物及无机物的EL元件、有机EL元件、无机EL元件、LED等)、发光晶体管元件(根据电流发光的晶体管)、电子发射元件、液晶元件、电子墨水元件、电泳元件、电湿润(electrowetting)元件、等离子体显示面板(PDP)、MEMS(微电子机械系统)、显示器(例如光栅光阀(GLV)、数字微镜设备(DMD)、数码微快门(DMS)元件、干涉调制(IMOD)元件等)、压电陶瓷显示器等。
此外，作为使用EL元件的显示装置的一个例子，有EL显示器等。作为使用电子发射元件的显示装置的一个例子，有场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conduction Electron-emitter Display、表面传导电子发射显示器)等。作为使用液晶元件的显示装置的一个例子，有液晶显示器(透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)等。作为使用电子墨水元件或电泳元件的显示装置的一个例子，有电子纸等。注意，当实现半透射式液晶显示器或反射式液晶显示器时，使像素电极的一部分或全部具有反射电极的功能，即可。例如，使像素电极的一部分或全部包含铝、银等，即可。并且，此时也可以将SRAM等存储电路设置在反射电极下。由此，可以进一步降低功耗。
作为显示装置700的显示方式，可以采用逐行扫描方式或隔行扫描方式等。另外，作为当进行彩色显示时在像素中控制的颜色要素，不局限于RGB(R表示红色，G表示绿色，B表示蓝色)这三种颜色。例如，可以由R像素、G像素、B像素及W(白色)像素的四个像素构成。或者，如PenTile排列，也可以由RGB中的两个颜色构成一个颜色要素，并根据颜色要素选择不同的两个颜色来构成。或者可以对RGB追加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种以上的颜色。另外，各个颜色要素的点的显示区域的大小可以不同。但是，所公开的发明不局限于彩色显示的显示装置，而也可以应用于黑白显示的显示装置。
另外，为了将白色光(W)用于背光(有机EL元件、无机EL元件、LED、荧光灯等)使显示装置进行全彩色显示，也可以使用着色层(也称为滤光片)。作为着色层，例如可以适当地组合红色(R)、绿色(G)、蓝色(B)、黄色(Y)等而使用。通过使用着色层，可以与不使用着色层的情况相比进一步提高颜色再现性。此时，也可以通过设置包括着色层的区域和不包括着色层的区域，将不包括着色层的区域中的白色光直接用于显示。通过部分地设置不包括着色层的区域，在显示明亮的图像时，有时可以减少着色层所引起的亮度降低而减少功耗两成至三成左右。但是，在使用有机EL元件或无机EL元件等自发光元件进行全彩色显示时，也可以从具有各发光颜色的元件发射R、G、B、Y、W。通过使用自发光元件，有时与使用着色层的情况相比进一步减少功耗。
此外，作为彩色化的方式，除了经过滤色片将来自上述白色光的发光的一部分转换为红色、绿色及蓝色的方式(滤色片方式)之外，还可以使用分别使用红色、绿色及蓝色的发光的方式(三色方式)以及将来自蓝色光的发光的一部分转换为红色或绿色的方式(颜色转换方式或量子点方式)。
在本实施方式中，使用图18及图19说明作为显示元件使用EL元件及液晶元件的结构。图18是沿着图17所示的点划线Q-R的截面图，作为显示元件使用EL元件的结构。另外，图19是沿着图17所示的点划线Q-R的截面图，作为显示元件使用液晶元件的结构。
下面，首先说明图18及图19所示的共同部分，接着说明不同的部分。
<3-1.显示装置的共同部分的说明>
图18及图19所示的显示装置700包括：引绕布线部711；像素部702；源极驱动电路部704；以及FPC端子部708。另外，引绕布线部711包括信号线710。另外，像素部702包括晶体管750及电容器790。另外，源极驱动电路部704包括晶体管752。
晶体管750及晶体管752具有与上述晶体管100E同样的结构。晶体管750及晶体管752也可以采用使用上述实施方式所示的其他晶体管的结构。
在本实施方式中使用的晶体管包括高度纯化且氧空位的形成被抑制的金属氧化物。该晶体管可以降低关态电流。因此，可以延长图像信号等电信号的保持时间，在开启电源的状态下也可以延长写入间隔。因此，可以降低刷新工作的频度，由此可以发挥抑制功耗的效果。
另外，在本实施方式中使用的晶体管能够得到较高的场效应迁移率，因此能够进行高速驱动。例如，通过将这种能够进行高速驱动的晶体管用于液晶显示装置，可以在同一衬底上形成像素部的开关晶体管及用于驱动电路部的驱动晶体管。也就是说，因为作为驱动电路不需要另行使用由硅片等形成的半导体装置，所以可以缩减半导体装置的构件数。另外，在像素部中也可以通过使用能够进行高速驱动的晶体管提供高品质的图像。
电容器790包括：通过对与晶体管750所包括的被用作第一栅电极的导电膜相同的导电膜进行加工而形成的下部电极；以及通过对与晶体管750所包括的被用作源电极及漏电极的导电膜进行加工而形成的上部电极。另外，在下部电极与上部电极之间设置有通过形成与晶体管750所包括的被用作第一栅极绝缘膜的绝缘膜相同的绝缘膜而形成的绝缘膜。就是说，电容器790具有将用作电介质膜的绝缘膜夹在一对电极之间的叠层型结构。
另外，在图18及图19中，在晶体管750、晶体管752及电容器790上设置有平坦化绝缘膜770。
作为平坦化绝缘膜770，可以使用聚酰亚胺树脂、丙烯酸树脂、聚酰亚胺酰胺树脂、苯并环丁烯树脂、聚酰胺树脂、环氧树脂等具有耐热性的有机材料。此外，也可以通过层叠多个使用上述材料形成的绝缘膜形成平坦化绝缘膜770。此外，也可以采用不设置平坦化绝缘膜770的结构。
在图18及图19中示出像素部702所包括的晶体管750及源极驱动电路部704所包括的晶体管752使用相同的结构的晶体管的结构，但是不局限于此。例如，像素部702及源极驱动电路部704也可以使用不同晶体管。具体而言，可以举出像素部702使用交错型晶体管，且源极驱动电路部704使用实施方式1所示的反交错型晶体管的结构，或者像素部702使用实施方式1所示的反交错型晶体管，且源极驱动电路部704使用交错型晶体管的结构等。此外，也可以将上述源极驱动电路部704换称为栅极驱动电路部。
信号线710与用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。作为信号线710，例如，当使用包含铜元素的材料时，起因于布线电阻的信号延迟等较少，而可以实现大屏幕的显示。
另外，FPC端子部708包括连接电极760、各向异性导电膜780及FPC716。连接电极760与用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。另外，连接电极760与FPC716所包括的端子通过各向异性导电膜780电连接。
另外，作为第一衬底701及第二衬底705，例如可以使用玻璃衬底。另外，作为第一衬底701及第二衬底705，也可以使用具有柔性的衬底。作为该具有柔性的衬底，例如可以举出塑料衬底等。
另外，在第一衬底701与第二衬底705之间设置有结构体778。结构体778是通过选择性地对绝缘膜进行蚀刻而得到的柱状的间隔物，用来控制第一衬底701与第二衬底705之间的距离(液晶盒厚(cell gap))。另外，作为结构体778，也可以使用球状的间隔物。
另外，在第二衬底705一侧，设置有用作黑矩阵的遮光膜738、用作滤色片的着色膜736、与遮光膜738及着色膜736接触的绝缘膜734。
<3-2.显示装置所包括的输入输出装置的结构实例>
在图18及图19所示的显示装置700中作为输入输出装置设置有触摸屏791。此外，也可以在显示装置700中不设置触摸屏791。
图18及图19所示的触摸屏791是设置在第二衬底705与着色膜736之间的所谓In-Cell型触摸屏。触摸屏791在形成遮光膜738及着色膜736之前形成在第二衬底705一侧即可。
触摸屏791包括遮光膜738、绝缘膜792、电极793、电极794、绝缘膜795、电极796、绝缘膜797。例如，通过接近手指或触屏笔等检测对象，可以检测出电极793与电极794之间的互电容的变化。
此外，在图18及图19所示的晶体管750的上方示出电极793、电极794的交叉部。电极796通过设置在绝缘膜795中的开口与夹住电极794的两个电极793电连接。此外，在图18及图19中示出设置有电极796的区域设置在像素部702中的结构，但是不局限于此，例如也可以形成在源极驱动电路部704中。
电极793及电极794设置在与遮光膜738重叠的区域。此外，如图18所示，电极793优选以不与发光元件782重叠的方式设置。此外，如图19所示，电极793优选以不与液晶元件775重叠的方式设置。换言之，电极793在与发光元件782及液晶元件775重叠的区域具有开口。也就是说，电极793具有网格形状。通过采用这种结构，电极793可以具有不遮断发光元件782所发射的光的结构。或者，电极793也可以具有不遮断透过液晶元件775的光的结构。因此，由于因配置触摸屏791而导致的亮度下降极少，所以可以实现可见度高且功耗得到降低的显示装置。此外，电极794也可以具有相同的结构。
电极793及电极794由于不与发光元件782重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。或者，电极793及电极794由于不与液晶元件775重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。
因此，与使用可见光的透过率高的氧化物材料的电极相比，可以降低电极793及电极794的电阻，由此可以提高触摸屏的传感器灵敏度。
例如，电极793、794、796也可以使用导电纳米线。该纳米线的直径平均值可以为1nm以上且100nm以下，优选为5nm以上且50nm以下，更优选为5nm以上且25nm以下。此外，作为上述纳米线可以使用Ag纳米线、Cu纳米线、Al纳米线等金属纳米线或碳纳米管等。例如，在作为电极793、794、796中的任一个或全部使用Ag纳米线的情况下，能够实现89％以上的可见光透过率及40Ω/平方以上且100Ω/平方以下的薄层电阻值。
虽然在图18及图19中示出In-Cell型触摸屏的结构，但是不局限于此。例如，也可以采用形成在显示装置700上的所谓On-Cell型触摸屏或贴合于显示装置700而使用的所谓Out-Cell型触摸屏。如此，本发明的一个方式的显示装置700可以与各种方式的触摸屏组合而使用。
<3-3.使用发光元件的显示装置>
图18所示的显示装置700包括发光元件782。发光元件782包括导电膜772、EL层786及导电膜788。图18所示的显示装置700通过发光元件782所包括的EL层786发光，可以显示图像。此外，EL层786具有有机化合物或量子点等无机化合物。
作为可以用于有机化合物的材料，可以举出荧光性材料或磷光性材料等。此外，作为可以用于量子点的材料，可以举出胶状量子点、合金型量子点、核壳(CoreShell)型量子点、核型量子点等。另外，也可以使用包含第12族与第16族、第13族与第15族或第14族与第16族的元素群的材料。或者，可以使用包含镉(Cd)、硒(Se)、锌(Zn)、硫(S)、磷(P)、铟(In)、碲(Te)、铅(Pb)、镓(Ga)、砷(As)、铝(Al)等元素的量子点材料。
在图18所示的显示装置700中，在平坦化绝缘膜770及导电膜772上设置有绝缘膜730。绝缘膜730覆盖导电膜772的一部分。发光元件782采用顶部发射结构。因此，导电膜788具有透光性且使EL层786发射的光透过。注意，虽然在本实施方式中例示出顶部发射结构，但是不局限于此。例如，也可以应用于向导电膜772一侧发射光的底部发射结构或向导电膜772一侧及导电膜788一侧的双方发射光的双面发射结构。
另外，在与发光元件782重叠的位置上设置有着色膜736，并在与绝缘膜730重叠的位置、引绕布线部711及源极驱动电路部704中设置有遮光膜738。着色膜736及遮光膜738被绝缘膜734覆盖。由密封膜732填充发光元件782与绝缘膜734之间。注意，虽然例示出在图18所示的显示装置700中设置着色膜736的结构，但是并不局限于此。例如，在通过分别涂布来形成EL层786时，也可以采用不设置着色膜736的结构。
<3-4.使用液晶元件的显示装置的结构实例>
图19所示的显示装置700包括液晶元件775。液晶元件775包括导电膜772、绝缘膜773、导电膜774及液晶层776。导电膜774具有公共电极的功能，可以由隔着绝缘膜773在导电膜772与导电膜774之间产生的电场控制液晶层776的取向状态。图19所示的显示装置700可以通过由施加到导电膜772与导电膜774之间的电压改变液晶层776的取向状态，由此控制光的透过及非透过而显示图像。
导电膜772电连接到晶体管750所具有的被用作源电极及漏电极的导电膜。导电膜772形成在平坦化绝缘膜770上并被用作像素电极，即显示元件的一个电极。
另外，作为导电膜772，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。作为对可见光具有透光性的导电膜，例如，优选使用包含选自铟(In)、锌(Zn)、锡(Sn)中的一种的材料。作为对可见光具有反射性的导电膜，例如，优选使用包含铝或银的材料。在本实施方式中，作为导电膜772使用对可见光具有反射性的导电膜。
此外，虽然图19示出将导电膜772与被用作晶体管750的漏电极的导电膜连接的结构，但是不局限于此。例如，也可以采用将导电膜通过被用作连接电极的导电膜与被用作晶体管750的漏电极的导电膜电连接的结构。
注意，虽然在图19中未图示，但是也可以在与液晶层776接触的位置上设置取向膜。此外，虽然在图19中未图示，但是也可以适当地设置偏振构件、相位差构件、抗反射构件等光学构件(光学衬底)等。例如，也可以使用利用偏振衬底及相位差衬底的圆偏振。此外，作为光源，也可以使用背光、侧光等。
在作为显示元件使用液晶元件的情况下，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手征向列相、均质相等。
此外，在采用横向电场方式的情况下，也可以使用不使用取向膜的呈现蓝相的液晶。蓝相是液晶相的一种，是指当使胆甾型液晶的温度上升时即将从胆甾相转变到均质相之前出现的相。因为蓝相只在较窄的温度范围内出现，所以将其中混合了几wt％以上的手征试剂的液晶组合物用于液晶层，以扩大温度范围。由于包含呈现蓝相的液晶和手征试剂的液晶组成物的响应速度快，并且其具有光学各向同性。由此，包含呈现蓝相的液晶和手征试剂的液晶组成物不需要取向处理。另外，因不需要设置取向膜而不需要摩擦处理，因此可以防止由于摩擦处理而引起的静电破坏，由此可以降低制造工序中的液晶显示装置的不良和破损。此外，呈现蓝相的液晶材料的视角依赖性小。
另外，当作为显示元件使用液晶元件时，可以使用：TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面内转换)模式、FFS(Fringe Field Switching：边缘电场转换)模式、ASM(Axially Symmetric aligned Micro-cell：轴对称排列微单元)模式、OCB(Optical Compensated Birefringence：光学补偿弯曲)模式、FLC(FerroelectricLiquid Crystal：铁电性液晶)模式以及AFLC(AntiFerroelectric Liquid Crystal：反铁电性液晶)模式等。
另外，显示装置也可以使用常黑型液晶显示装置，例如采用垂直取向(VA)模式的透过型液晶显示装置。作为垂直取向模式，可以举出几个例子，例如可以使用MVA(Multi-Domain Vertical Alignment：多畴垂直取向)模式、PVA(Patterned Vertical Alignment：垂直取向构型)模式、ASV(Advanced Super View：高级超视觉)模式等。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式4
在本实施方式中，参照图20和图21说明可以用于使用本发明的一个方式的半导体装置的显示装置的显示部等的显示面板的例子。下面例示的显示面板是包括反射型液晶元件及发光元件的两种元件且能够以透过模式和反射模式的两种模式进行显示的显示面板。
<4-1.显示面板的结构实例>
图20是本发明的一个方式的显示面板600的立体示意图。显示面板600包括将衬底651与衬底661贴合在一起的结构。在图20中，以虚线表示衬底661。
显示面板600包括显示部662、电路659及布线666等。衬底651例如设置有电路659、布线666及被用作像素电极的导电膜663等。另外，图20示出在衬底651上安装有IC673及FPC672的例子。由此，图20所示的结构可以说是包括显示面板600、FPC672及IC673的显示模块。
作为电路659，例如可以使用被用作扫描线驱动电路的电路。
布线666具有对显示部及电路659供应信号或电力的功能。该信号或电力从外部经由FPC672或者从IC673输入到布线666。
图20示出利用COG(Chip On Glass：玻璃覆晶封装)方式等对衬底651设置IC673的例子。例如，可以对IC673适用用作扫描线驱动电路或信号线驱动电路等的IC。另外，当显示面板600具备用作扫描线驱动电路或信号线驱动电路的电路，或者将用作扫描线驱动电路或信号线驱动电路的电路设置在外部且通过FPC672输入用来驱动显示面板600的信号时，也可以不设置IC673。另外，也可以将IC673利用COF(Chip On Film：薄膜覆晶封装)方式等安装于FPC672。
图20示出显示部662的一部分的放大图。在显示部662中以矩阵状配置有多个显示元件所包括的导电膜663。在此，导电膜663具有反射可见光的功能且被用作下述液晶元件640的反射电极。
此外，如图20所示，导电膜663包括开口。再者，在导电膜663的衬底651一侧包括发光元件660。来自发光元件660的光透过导电膜663的开口发射到衬底661一侧。
<4-2.截面结构实例>
图21示出图20所例示的显示面板中的包括FPC672的区域的一部分、包括电路659的区域的一部分及包括显示部662的区域的一部分的截面的例子。
显示面板在衬底651与衬底661之间包括绝缘膜620。另外，在衬底651与绝缘膜620之间包括发光元件660、晶体管601、晶体管605、晶体管606及着色层634等。另外，在绝缘膜620与衬底661之间包括液晶元件640、着色层631等。另外，衬底661隔着粘合层641与绝缘膜620粘合，衬底651隔着粘合层642与绝缘膜620粘合。
晶体管606与液晶元件640电连接，而晶体管605与发光元件660电连接。因为晶体管605和晶体管606都形成在绝缘膜620的衬底651一侧的面上，所以它们可以通过同一工序制造。
衬底661设置有着色层631、遮光膜632、绝缘膜621及被用作液晶元件640的公共电极的导电膜613、取向膜633b、绝缘层617等。绝缘层617被用作用来保持液晶元件640的单元间隙的间隔物。
在绝缘膜620的衬底651一侧设置有绝缘膜681、绝缘膜682、绝缘膜683、绝缘膜684、绝缘膜685等绝缘层。绝缘膜681的一部分被用作各晶体管的栅极绝缘层。绝缘膜682、绝缘膜683及绝缘膜684以覆盖各晶体管等的方式设置。此外，绝缘膜685以覆盖绝缘膜684的方式设置。绝缘膜684及绝缘膜685具有平坦化层的功能。此外,这里示出作为覆盖晶体管等的绝缘层包括绝缘膜682、绝缘膜683及绝缘膜684的三层的情况，但是绝缘层不局限于此，也可以为四层以上、单层或两层。如果不需要，则可以不设置用作平坦化层的绝缘膜684。
另外，晶体管601、晶体管605及晶体管606包括其一部分用作栅极的导电膜654、其一部分用作源极或漏极的导电层652、半导体膜653。在此，对经过同一导电膜的加工而得到的多个层附有相同的阴影线。
液晶元件640是反射型液晶元件。液晶元件640包括层叠有导电膜635、液晶层612及导电膜613的叠层结构。另外，设置有与导电膜635的衬底651一侧接触的反射可见光的导电膜663。导电膜663包括开口655。另外，导电膜635及导电膜613包含使可见光透过的材料。此外，在液晶层612和导电膜635之间设置有取向膜633a，并且在液晶层612和导电膜613之间设置有取向膜633b。此外，在衬底661的外侧的面上设置有偏振片656。
在液晶元件640中，导电膜663具有反射可见光的功能，导电膜613具有透过可见光的功能。从衬底661一侧入射的光被偏振片656偏振，透过导电膜613、液晶层612，且被导电膜663反射。而且，再次透过液晶层612及导电膜613而到达偏振片656。此时，由施加到导电膜663和导电膜613之间的电压控制液晶的取向，从而可以控制光的光学调制。也就是说，可以控制经过偏振片656发射的光的强度。此外，由于特定的波长区域之外的光被着色层631吸收，因此被提取的光例如呈现红色。
发光元件660是底部发射型发光元件。发光元件660具有从绝缘膜620一侧依次层叠有导电膜643、EL层644及导电膜645b的结构。另外，设置有覆盖导电膜645b的导电膜645a。导电膜645b包含反射可见光的材料，导电膜643及导电膜645a包含使可见光透过的材料。发光元件660所发射的光经过着色层634、绝缘膜620、开口655及导电膜613等射出到衬底661一侧。
在此，如图21所示，开口655优选设置有透过可见光的导电膜635。由此，液晶在与开口655重叠的区域中也与其他区域同样地取向，从而可以抑制因在该区域的边境部产生液晶的取向不良而产生非意图的漏光。
在此，作为设置在衬底661的外侧的面的偏振片656，可以使用直线偏振片，也可以使用圆偏振片。作为圆偏振片，例如可以使用将直线偏振片和四分之一波相位差板层叠而成的偏振片。由此，可以抑制外光反射。此外，通过根据偏振片的种类调整用于液晶元件640的液晶元件的单元间隙、取向、驱动电压等来实现所希望的对比度，即可。
在覆盖导电膜643的端部的绝缘膜646上设置有绝缘膜647。绝缘膜647具有抑制绝缘膜620与衬底651之间的距离过近的间隙物的功能。另外，当使用遮蔽掩模(金属掩模)形成EL层644及导电膜645a时，绝缘膜647可以具有抑制该遮蔽掩模接触于被形成面的功能。另外，如果不需要则可以不设置绝缘膜647。
晶体管605的源极和漏极中的一个通过导电膜648与发光元件660的导电膜643电连接。
晶体管606的源极和漏极中的一个通过连接部607与导电膜663电连接。导电膜635与导电膜663接触，它们彼此电连接。在此，连接部607是使设置在绝缘膜620的双面上的导电层通过形成在绝缘膜620中的开口彼此电连接的部分。
在衬底651与衬底661不重叠的区域中设置有连接部604。连接部604通过连接层649与FPC672电连接。连接部604具有与连接部607相同的结构。在连接部604的顶面上露出对与导电膜635同一的导电膜进行加工来获得的导电层。因此，通过连接层649可以使连接部604与FPC672电连接。
在设置有粘合层641的一部分的区域中设置有连接部687。在连接部687中，通过连接体686使对与导电膜635同一的导电膜进行加工来获得的导电层和导电膜613的一部分电连接。由此，可以将从连接于衬底651一侧的FPC672输入的信号或电位通过连接部687供应到形成在衬底661一侧的导电膜613。
例如，连接体686可以使用导电粒子。作为导电粒子，可以采用表面覆盖有金属材料的有机树脂或二氧化硅等的粒子。作为金属材料，优选使用镍或金，因为其可以降低接触电阻。另外，优选使用由两种以上的金属材料以层状覆盖的粒子诸如由镍以及金覆盖的粒子。另外，连接体686优选采用能够弹性变形或塑性变形的材料。此时，有时导电粒子的连接体686成为图21所示那样的在纵向上被压扁的形状。通过具有该形状，可以增大连接体686与电连接于该连接体的导电层的接触面积，从而可以降低接触电阻并抑制接触不良等问题发生。
连接体686优选以由粘合层641覆盖的方式配置。例如，可以将连接体686分散在固化之前的粘合层641。
在图21中，作为电路659的例子，示出设置有晶体管601的例子。
在图21中，作为晶体管601及晶体管605的例子，应用由两个栅极夹着形成有沟道的半导体膜653的结构。一个栅极由导电膜654构成，而另一个栅极由隔着绝缘膜682与半导体膜653重叠的导电膜623构成。通过采用这种结构，可以控制晶体管的阈值电压。此时，也可以通过连接两个栅极并对该两个栅极供应同一信号来驱动晶体管。与其他晶体管相比，这种晶体管能够提高场效应迁移率，而可以增大通态电流。其结果是，可以制造能够进行高速驱动的电路。再者，能够缩小电路部的占有面积。通过使用通态电流大的晶体管，即使在使显示面板大型化或高分辨率化时布线数增多，也可以降低各布线的信号延迟，并且可以抑制显示的不均匀。
电路659所包括的晶体管与显示部662所包括的晶体管也可以具有相同的结构。此外，电路659所包括的多个晶体管可以都具有相同的结构或不同的结构。另外，显示部662所包括的多个晶体管可以都具有相同的结构或不同的结构。
覆盖各晶体管的绝缘膜682和绝缘膜683中的至少一个优选使用水或氢等杂质不容易扩散的材料。即，可以将绝缘膜682或绝缘膜683用作阻挡膜。通过采用这种结构，可以有效地抑制杂质从外部扩散到晶体管中，从而能够实现可靠性高的显示面板。
在衬底661一侧设置有覆盖着色层631、遮光膜632的绝缘膜621。绝缘膜621可以具有平坦化层的功能。通过使用绝缘膜621可以使导电膜613的表面大致平坦，可以使液晶层612的取向状态成为均匀。
对制造显示面板600的方法的例子进行说明。例如，在包括剥离层的支撑衬底上依次形成导电膜635、导电膜663及绝缘膜620，形成晶体管605、晶体管606及发光元件660等，然后使用粘合层642贴合衬底651和支撑衬底。之后，通过在剥离层与绝缘膜620的界面及剥离层与导电膜635的界面进行剥离，去除支撑衬底及剥离层。此外，另外准备预先形成有着色层631、遮光膜632、导电膜613等的衬底661。而且，对衬底651或衬底661滴下液晶，并由粘合层641贴合衬底651和衬底661，从而可以制造显示面板600。
作为剥离层，可以适当地选择在与绝缘膜620与导电膜635的界面产生剥离的材料。特别是，作为剥离层，使用包含钨等的高熔点金属材料的层和包含该金属材料的氧化物的层的叠层，并且优选作为剥离层上的绝缘膜620使用层叠有多个氮化硅、氧氮化硅、氮氧化硅等的层。当将高熔点金属材料用于剥离层时，可以提高在形成剥离层之后形成的层的形成温度，从而可以降低杂质浓度并实现可靠性高的显示面板。
作为导电膜635，优选使用金属氧化物、金属氮化物。
<4-3.各构成要素>
下面，说明上述各构成要素。此外，省略具有与上述实施方式所示的功能同样的功能的结构的说明。
[粘合层]
作为粘合层，可以使用紫外线固化粘合剂等光固化粘合剂、反应固化粘合剂、热固化粘合剂、厌氧粘合剂等各种固化粘合剂。作为这些粘合剂，可以举出环氧树脂、丙烯酸树脂、硅酮树脂、酚醛树脂、聚酰亚胺树脂、酰亚胺树脂、PVC(聚氯乙烯)树脂、PVB(聚乙烯醇缩丁醛)树脂、EVA(乙烯-醋酸乙烯酯)树脂等。尤其优选使用环氧树脂等透湿性低的材料。另外，也可以使用两液混合型树脂。此外，也可以使用粘合薄片等。
另外，在上述树脂中也可以包含干燥剂。例如，可以使用碱土金属的氧化物(氧化钙或氧化钡等)那样的通过化学吸附吸附水分的物质。或者，也可以使用沸石或硅胶等通过物理吸附来吸附水分的物质。当在树脂中包含干燥剂时，能够抑制水分等杂质进入元件，从而显示面板的可靠性得到提高，所以是优选的。
此外，通过在上述树脂中混合折射率高的填料或光散射构件，可以提高光提取效率。例如，可以使用氧化钛、氧化钡、沸石、锆等。
[连接层]
作为连接层，可以使用各向异性导电膜(ACF：Anisotropic Conductive Film)、各向异性导电膏(ACP：Anisotropic Conductive Paste)等。
[着色层]
作为能够用于着色层的材料，可以举出金属材料、树脂材料、包含颜料或染料的树脂材料等。
[遮光层]
作为能够用于遮光层的材料，可以举出碳黑、钛黑、金属、金属氧化物或包含多个金属氧化物的固溶体的复合氧化物等。遮光层也可以为包含树脂材料的膜或包含金属等无机材料的薄膜。另外，也可以对遮光层使用包含着色层的材料的膜的叠层膜。例如，可以采用包含用于使某个颜色的光透过的着色层的材料的膜与包含用于使其他颜色的光透过的着色层的材料的膜的叠层结构。通过使着色层与遮光层的材料相同，除了可以使用相同的装置以外，还可以简化工序，因此是优选的。
以上是关于各构成要素的说明。
<4-4.制造方法实例>
在此，对使用具有柔性的衬底的显示面板的制造方法的例子进行说明。
在此，将包括显示元件、电路、布线、电极、着色层及遮光层等光学构件以及绝缘层等的层总称为元件层。例如，元件层包括显示元件，除此以外还可以包括与显示元件电连接的布线、用于像素或电路的晶体管等元件。
另外，在此，将在显示元件完成(制造工序结束)的阶段中支撑元件层且具有柔性的构件称为衬底。例如，衬底在其范围中也包括其厚度为10nm以上且300μm以下的极薄的薄膜等。
作为在具有柔性且具备绝缘表面的衬底上形成元件层的方法，典型地有如下两种方法。一个方法是在衬底上直接形成元件层的方法。另一个方法是在与衬底不同的支撑衬底上形成元件层之后分离元件层与支撑衬底而将元件层转置于衬底的方法。另外，在此没有详细的说明，但是除了上述两个方法以外，还有如下方法：在没有柔性的衬底上形成元件层，通过抛光等使该衬底变薄而使该衬底具有柔性的方法。
当构成衬底的材料对元件层的形成工序中的加热具有耐热性时，若在衬底上直接形成元件层，则可使工序简化，所以是优选的。此时，若在将衬底固定于支撑衬底的状态下形成元件层，则可使装置内及装置之间的传送变得容易，所以是优选的。
另外，当采用在将元件层形成在支撑衬底上后将其转置于衬底的方法时，首先在支撑衬底上层叠剥离层和绝缘层，在该绝缘层上形成元件层。接着，将元件层与支撑衬底之间进行剥离并将元件层转置于衬底。此时，选择在支撑衬底与剥离层的界面、剥离层与绝缘层的界面或剥离层中发生剥离的材料即可。在上述方法中，通过将高耐热性材料用于支撑衬底及剥离层，可以提高形成元件层时所施加的温度的上限，从而可以形成包括更高可靠性的元件的元件层，所以是优选的。
例如，优选的是，作为剥离层使用包含钨等高熔点金属材料的层与包含该金属材料的氧化物的层的叠层，作为剥离层上的绝缘层使用层叠多个氧化硅、氮化硅、氧氮化硅、氮氧化硅等的层。
作为在元件层与支撑衬底之间进行剥离的方法，例如可以举出如下方法：施加机械力量的方法；对剥离层进行蚀刻的方法；使液体渗透到剥离界面的方法；等。另外，可以通过利用形成剥离界面的两层的热膨胀系数的差异，进行加热或冷却而进行剥离。
另外，当能够在支撑衬底与绝缘层的界面进行剥离时，可以不设置剥离层。
例如，也可以作为支撑衬底使用玻璃，作为绝缘层使用聚酰亚胺等有机树脂。此时，也可以通过使用激光等对有机树脂的一部分局部性地进行加热，或者通过使用锐利的构件物理性地切断或打穿有机树脂的一部分等来形成剥离的起点，由此在玻璃与有机树脂的界面进行剥离。当作为上述有机树脂使用感光材料时，容易形成开口等的形状，所以是优选的。上述激光例如优选为可见光线至紫外线的波长区域的光。例如，可以使用波长为200nm以上且400nm以下，优选为250nm以上且350nm以下的光。尤其是，当使用波长为308nm的准分子激光，生产率得到提高，所以是优选的。另外，也可以使用作为Nd：YAG激光的第三谐波的波长为355nm的UV激光等固体UV激光(也称为半导体UV激光)。
另外，也可以在支撑衬底与由有机树脂构成的绝缘层之间设置发热层，通过对该发热层进行加热，由此在该发热层与绝缘层的界面进行剥离。作为发热层，可以使用通过电流流过发热的材料、通过吸收光发热的材料、通过施加磁场发热的材料等各种材料。例如，作为发热层的材料，可以使用选自半导体、金属及绝缘体中的材料。
在上述方法中，可以在进行剥离之后将由有机树脂构成的绝缘层用作衬底。
以上是对柔性显示面板的制造方法的说明。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式5
在本实施方式中，参照图22至图24G对包括本发明的一个方式的半导体装置的显示模块、电子设备进行说明。
<5-1.显示模块>
图22所示的显示模块7000在上盖7001与下盖7002之间包括连接于FPC7003的触摸屏7004、连接于FPC7005的显示面板7006、背光7007、框架7009、印刷电路板7010、电池7011。
例如可以将本发明的一个方式的半导体装置用于显示面板7006。
上盖7001及下盖7002可以根据触摸屏7004及显示面板7006的尺寸可以适当地改变形状或尺寸。
触摸屏7004能够是电阻膜式触摸屏或电容式触摸屏，并且能够被形成为与显示面板7006重叠。此外，也可以使显示面板7006的对置衬底(密封衬底)具有触摸屏的功能。另外，也可以在显示面板7006的各像素内设置光传感器，而形成光学触摸屏。
背光7007具有光源7008。注意，虽然在图22中例示出在背光7007上配置光源7008的结构，但是不局限于此。例如，可以在背光7007的端部设置光源7008，并使用光扩散板。当使用有机EL元件等自发光型发光元件时，或者当使用反射型面板等时，可以采用不设置背光7007的结构。
框架7009除了具有保护显示面板7006的功能以外还具有用来遮断因印刷电路板7010的工作而产生的电磁波的电磁屏蔽的功能。此外，框架7009也可以具有散热板的功能。
印刷电路板7010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路。作为对电源电路供应电力的电源，既可以采用外部的商业电源，又可以采用利用另行设置的电池7011的电源。当使用商业电源时，可以省略电池7011。
此外，在显示模块7000中还可以设置偏振片、相位差板、棱镜片等构件。
<5-2.电子设备1>
此外，图23A至图23E示出电子设备的例子。
图23A是安装有取景器8100的照相机8000的外观图。
照相机8000包括框体8001、显示部8002、操作按钮8003、快门按钮8004等。另外，照相机8000安装有可装卸的镜头8006。
在此，照相机8000具有能够从框体8001拆卸下镜头8006而交换的结构，镜头8006和框体也可以被形成为一体。
通过按下快门按钮8004，照相机8000可以进行成像。另外，显示部8002被用作触摸屏，也可以通过触摸显示部8002进行成像。
照相机8000的框体8001包括具有电极的嵌入器，除了可以与取景器8100连接以外，还可以与闪光灯装置等连接。
取景器8100包括框体8101、显示部8102以及按钮8103等。
框体8101包括嵌合到照相机8000的嵌入器的嵌入器，可以将取景器8100安装到照相机8000。另外，该嵌入器包括电极，可以将从照相机8000经过该电极接收的图像等显示到显示部8102上。
按钮8103被用作电源按钮。通过利用按钮8103，可以切换显示部8102的显示或非显示。
本发明的一个方式的显示装置可以适用于照相机8000的显示部8002及取景器8100的显示部8102。
另外，在图23A中，照相机8000与取景器8100是分开且可拆卸的电子设备，但是也可以在照相机8000的框体8001中内置有具备显示装置的取景器。
此外，图23B是示出头戴显示器8200的外观的图。
头戴显示器8200包括安装部8201、镜头8202、主体8203、显示部8204以及电缆8205等。另外，在安装部8201中内置有电池8206。
通过电缆8205，将电力从电池8206供应到主体8203。主体8203具备无线接收器等，能够将所接收的图像数据等的图像信息显示到显示部8204上。另外，通过利用设置在主体8203中的相机捕捉使用者的眼球及眼睑的动作，并根据该信息算出使用者的视点的坐标，可以利用使用者的视点作为输入方法。
另外，也可以对安装部8201的被使用者接触的位置设置多个电极。主体8203也可以具有通过检测出根据使用者的眼球的动作而流过电极的电流，识别使用者的视点的功能。此外，主体8203可以具有通过检测出流过该电极的电流来监视使用者的脉搏的功能。安装部8201可以具有温度传感器、压力传感器、加速度传感器等各种传感器，也可以具有将使用者的生物信息显示在显示部8204上的功能。另外，主体8203也可以检测出使用者的头部的动作等，并与使用者的头部的动作等同步地使显示在显示部8204上的图像变化。
可以对显示部8204适用本发明的一个方式的显示装置。
图23C、图23D及图23E是示出头戴显示器8300的外观的图。头戴显示器8300包括框体8301、显示部8302、带状的固定工具8304以及一对镜头8305。
使用者可以通过镜头8305看到显示部8302上的显示。优选的是，弯曲配置显示部8302。通过弯曲配置显示部8302，使用者可以感受高真实感。注意，在本实施方式中，例示出设置一个显示部8302的结构，但是不局限于此，例如也可以采用设置两个显示部8302的结构。此时，在将每个显示部配置在使用者的每个眼睛一侧时，可以进行利用视差的三维显示等。
可以将本发明的一个方式的显示装置适用于显示部8302。因为包括本发明的一个方式的半导体装置的显示装置具有极高的分辨率，所以即使如图23E那样地使用镜头8305放大，也可以不使使用者看到像素而可以显示现实感更高的映像。
<5-3.电子设备2>
接着，图24A至图24G示出与图23A至图23E所示的电子设备不同的电子设备的例子。
图24A至图24G所示的电子设备包括框体9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。
图24A至图24G所示的电子设备具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；通过利用各种软件(程序)控制处理的功能；进行无线通信的功能；通过利用无线通信功能来连接到各种计算机网络的功能；通过利用无线通信功能，进行各种数据的发送或接收的功能；读出储存在存储介质中的程序或数据来将其显示在显示部上的功能；等。注意，图24A至图24G所示的电子设备可具有的功能不局限于上述功能，而可以具有各种功能。另外，虽然在图24A至图24G中未图示，但是电子设备可以包括多个显示部。此外，也可以在该电子设备中设置照相机等而使其具有如下功能：拍摄静态图像的功能；拍摄动态图像的功能；将所拍摄的图像储存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图24A至图24G所示的电子设备。
图24A是示出电视装置9100的立体图。可以将例如是50英寸以上或100英寸以上的大型的显示部9001组装到电视装置9100。
图24B是示出便携式信息终端9101的立体图。便携式信息终端9101例如具有电话机、电子笔记本和信息阅读装置等中的一种或多种的功能。具体而言，可以将其用作智能手机。另外，便携式信息终端9101可以设置有扬声器、连接端子、传感器等。另外，便携式信息终端9101可以将文字及图像信息显示在其多个面上。例如，可以将三个操作按钮9050(还称为操作图标或只称为图标)显示在显示部9001的一个面上。另外，可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。此外，作为信息9051的例子，可以举出提示收到来自电子邮件、SNS(Social Networking Services：社交网络服务)或电话等的信息的显示；电子邮件或SNS等的标题；电子邮件或SNS等的发送者姓名；日期；时间；电量；以及天线接收强度等。或者，可以在显示有信息9051的位置上显示操作按钮9050等代替信息9051。
图24C是示出便携式信息终端9102的立体图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，示出信息9052、信息9053、信息9054分别显示于不同的面上的例子。例如，便携式信息终端9102的使用者能够在将便携式信息终端9102放在上衣口袋里的状态下确认其显示(这里是信息9053)。具体而言，将打来电话的人的电话号码或姓名等显示在能够从便携式信息终端9102的上方观看这些信息的位置。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断是否接电话。
图24D是示出手表型便携式信息终端9200的立体图。便携式信息终端9200可以执行移动电话、电子邮件、文章的阅读及编辑、音乐播放、网络通信、电脑游戏等各种应用程序。此外，显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。另外，便携式信息终端9200可以进行被通信标准化的近距离无线通信。例如，通过与可进行无线通信的耳麦相互通信，可以进行免提通话。此外，便携式信息终端9200包括连接端子9006，可以通过连接器直接与其他信息终端进行数据的交换。另外，也可以通过连接端子9006进行充电。此外，充电工作也可以利用无线供电进行，而不通过连接端子9006。
图24E、图24F和图24G是示出能够折叠的便携式信息终端9201的立体图。另外，图24E是展开状态的便携式信息终端9201的立体图，图24F是从展开状态和折叠状态中的一个状态变为另一个状态的中途的状态的便携式信息终端9201的立体图，图24G是折叠状态的便携式信息终端9201的立体图。便携式信息终端9201在折叠状态下可携带性好，在展开状态下因为具有无缝拼接的较大的显示区域而其显示的一览性强。便携式信息终端9201所包括的显示部9001由铰链9055所连接的三个框体9000来支撑。通过铰链9055使两个框体9000之间弯折，可以从便携式信息终端9201的展开状态可逆性地变为折叠状态。例如，可以以1mm以上且150mm以下的曲率半径使便携式信息终端9201弯曲。
本实施方式所示的电子设备的特征在于具有用来显示某些信息的显示部。注意，本发明的一个方式的半导体装置也可以应用于不包括显示部的电子设备。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。

Claims (18)

1.一种半导体装置的制造方法，包括如下步骤：
在第一绝缘膜上形成金属氧化物；
在所述金属氧化物上形成源电极及漏电极；以及
形成在所述金属氧化物、所述源电极和所述漏电极上并与所述金属氧化物、所述源电极和所述漏电极接触的第二绝缘膜，
其中，所述第二绝缘膜在化学气相沉积装置的真空处理室中通过如下步骤形成：
对所述真空处理室中供应源气体，将所述源气体附着于所述金属氧化物；
排出所述源气体；以及
对所述真空处理室中供应氮气体和氧气体中的至少一个，并在所述金属氧化物上产生等离子体。
2.根据权利要求1所述的半导体装置的制造方法，其中所述金属氧化物是晶体管的半导体膜。
3.根据权利要求1所述的半导体装置的制造方法，其中所述金属氧化物是包含铟及锌的氧化物半导体。
4.根据权利要求1所述的半导体装置的制造方法，还包括如下步骤：
在衬底上形成栅电极；以及
在所述栅电极上形成所述第一绝缘膜。
5.根据权利要求1所述的半导体装置的制造方法，其中所述源气体包含硅烷。
6.一种半导体装置的制造方法，包括如下步骤：
在第一绝缘膜上形成金属氧化物；
在所述金属氧化物上形成源电极及漏电极；以及
形成在所述金属氧化物、所述源电极和所述漏电极上并与所述金属氧化物、所述源电极和所述漏电极接触的第二绝缘膜，
其中，所述第二绝缘膜在化学气相沉积装置的真空处理室中通过如下步骤形成：
对所述真空处理室中供应源气体，将所述源气体附着于所述金属氧化物；
排出所述源气体；
对所述真空处理室中供应氧气体，并在所述金属氧化物上产生等离子体，来形成所述第二绝缘膜的第一层；以及
对所述真空处理室中供应氮气体，并在所述第一层上产生等离子体，来形成所述第二绝缘膜的第二层，
所述第一层包含硅及氧，
并且，所述第二层包含硅及氮。
7.根据权利要求6所述的半导体装置的制造方法，还包括如下步骤：
对所述真空处理室中供应所述源气体，将所述源气体附着于所述第一层；以及
在形成所述第二层的工序之前排出所述源气体。
8.根据权利要求6所述的半导体装置的制造方法，还包括对所述第一层添加氧的步骤。
9.根据权利要求6所述的半导体装置的制造方法，其中所述金属氧化物是晶体管的半导体膜。
10.根据权利要求6所述的半导体装置的制造方法，其中所述金属氧化物是包含铟及锌的氧化物半导体。
11.根据权利要求6所述的半导体装置的制造方法，还包括如下步骤：
在衬底上形成栅电极；以及
在所述栅电极上形成所述第一绝缘膜。
12.根据权利要求6所述的半导体装置的制造方法，其中所述源气体包含硅烷。
13.一种半导体装置的制造方法，包括如下步骤：
在第一绝缘膜上形成第一金属氧化物；
在所述第一金属氧化物上形成第二金属氧化物；
在所述第二金属氧化物上形成源电极和漏电极；以及
形成在所述第二金属氧化物、所述源电极和所述漏电极上并与所述第二金属氧化物、所述源电极和所述漏电极接触的第二绝缘膜，
其中，所述第二绝缘膜通过等离子体辅助原子层沉积法形成。
14.根据权利要求13所述的半导体装置的制造方法，其中所述第二绝缘膜的厚度小于所述第二金属氧化物的厚度。
15.根据权利要求13所述的半导体装置的制造方法，其中所述第一金属氧化物的结晶性低于所述第二金属氧化物。
16.根据权利要求13所述的半导体装置的制造方法，其中所述第一金属氧化物和所述第二金属氧化物都是晶体管的半导体膜。
17.根据权利要求13所述的半导体装置的制造方法，其中所述第一金属氧化物和所述第二金属氧化物都是包含铟及锌的氧化物半导体。
18.根据权利要求13所述的半导体装置的制造方法，还包括如下步骤：
在衬底上形成栅电极；以及
在所述栅电极上形成所述第一绝缘膜。
CN201710599967.XA 2016-07-25 2017-07-21 半导体装置及该半导体装置的制造方法 Pending CN107658229A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-145096 2016-07-25
JP2016145096 2016-07-25

Publications (1)

Publication Number Publication Date
CN107658229A true CN107658229A (zh) 2018-02-02

Family

ID=60990139

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710599967.XA Pending CN107658229A (zh) 2016-07-25 2017-07-21 半导体装置及该半导体装置的制造方法

Country Status (5)

Country Link
US (1) US20180025905A1 (zh)
JP (1) JP7016630B2 (zh)
KR (1) KR20180011713A (zh)
CN (1) CN107658229A (zh)
TW (1) TW201816837A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018186309A1 (ja) * 2017-04-07 2018-10-11 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
JP2021088727A (ja) * 2018-03-20 2021-06-10 日新電機株式会社 成膜方法
US11257956B2 (en) 2018-03-30 2022-02-22 Intel Corporation Thin film transistor with selectively doped oxide thin film
US11362215B2 (en) * 2018-03-30 2022-06-14 Intel Corporation Top-gate doped thin film transistor
CN112126896A (zh) * 2020-09-27 2020-12-25 吉林大学 一种低温制备c轴结晶igzo薄膜的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391803B1 (en) * 2001-06-20 2002-05-21 Samsung Electronics Co., Ltd. Method of forming silicon containing thin films by atomic layer deposition utilizing trisdimethylaminosilane
US7297641B2 (en) * 2002-07-19 2007-11-20 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
JP5258229B2 (ja) 2006-09-28 2013-08-07 東京エレクトロン株式会社 成膜方法および成膜装置
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR102068463B1 (ko) 2009-11-28 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
KR101835300B1 (ko) 2009-12-08 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2014149682A1 (en) 2013-03-19 2014-09-25 Applied Materials, Inc. Multilayer passivation or etch stop tft

Also Published As

Publication number Publication date
TW201816837A (zh) 2018-05-01
JP2018022890A (ja) 2018-02-08
JP7016630B2 (ja) 2022-02-07
KR20180011713A (ko) 2018-02-02
US20180025905A1 (en) 2018-01-25

Similar Documents

Publication Publication Date Title
KR102506007B1 (ko) 트랜지스터의 제작 방법
CN109075209A (zh) 半导体装置或包括该半导体装置的显示装置
CN107658229A (zh) 半导体装置及该半导体装置的制造方法
CN109121438A (zh) 半导体装置以及包括该半导体装置的显示装置
CN108780818A (zh) 半导体装置、该半导体装置的制造方法以及包括该半导体装置的显示装置
CN108780757A (zh) 半导体装置以及包括该半导体装置的显示装置
TW201903967A (zh) 半導體裝置、顯示裝置以及半導體裝置的製造方法
CN107111970A (zh) 显示装置、显示装置的制造方法及电子设备
CN106653685A (zh) 显示装置及其制造方法
CN110518017A (zh) 半导体装置、显示装置、显示模块以及电子设备
CN107293264A (zh) 显示装置、显示模块以及电子设备
CN107452630A (zh) 半导体装置
CN107359202A (zh) 半导体装置及包括该半导体装置的显示装置
JP6817141B2 (ja) 半導体装置の作製方法
CN108474106A (zh) 金属氧化物膜、半导体装置以及显示装置
CN110024135A (zh) 半导体装置
JP7293426B2 (ja) トランジスタ
TW202418581A (zh) 半導體裝置及包括該半導體裝置的顯示裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180202

WD01 Invention patent application deemed withdrawn after publication