CN107566024B - 一种高效的基于时延波束形成的宽带数字阵列接收通道 - Google Patents

Abstract

本发明公开了一种高效的基于时延波束形成的宽带数字阵列接收通道，包括N个低噪声功放、数模转换模块、整数倍时延模块、数字控制振荡器、幅相加权模块、第一和第二分数时延加权模块，以及两个子滤波器组和抽取模块，其中低噪声功放通过数模转换模块和整数倍时延模块连接数字控制振荡器，其同相输出、正交输出分别通过同一个幅相加权模块连接第一和第二分数时延加权模块；分别合并对应I、Q路的分数时延加权模块的各输出，再分别作为两个子滤波器组的输入，子滤波器组的输出端分别连接一个抽取倍数相同的抽取模块。本发明设置各通道共用一个子滤波器组来完成分数时延处理，再将抽取环节后置，从而有效减少对乘法器和加法器硬件资源的消耗。

Description

一种高效的基于时延波束形成的宽带数字阵列接收通道

技术领域

本发明属于宽带数字阵列技术领域，具体涉及一种基于时延波束形成的宽带数字阵列接收通道结构。

背景技术

宽带数字阵列由于存在相控阵天线孔径效应及天线孔径渡越时间，直接采用相位加权无法形成期望的宽带波束方向图，因此，需采用基于时延的宽带波束形成方法。在采用数字时延方式时，传统的宽带数字阵列接收通道包括N个LNA(低噪声功放)、ADC(数模转换)、NCO(数字控制振荡器)和幅相加权模块，以及2N个抽取、整数时延和分数时延模块构成，其中N(N＞2)表示通道数，其结构如图1所示：LNA的输入端用于输入阵列接收信号，输出端与ADC的输入端相连，ADC的输出端与NCO的输入端相连，NCO的同相输出端(对应I路基带)和正交输出端(对应Q路基带)分别通过正交混频器(图1中所示的乘法器)与抽取模块的输入端相连，各抽取模块的抗混叠滤波器实现对输入信号的M倍(预设值)抽取处理；对应同一NCO的两个抽取模块的输出端分别与同一幅相加权模块的两个输入端相连，各幅相加权模块基于预置的幅相加权值W_i(i＝0,1,…,N-1)对输入信号进行幅相加权处理；幅相加权模块的两路输出端分别连接一个整数倍时延模块，该整数倍时延模块基于预置的整数倍时延值D_i(i＝0,1,…,N-1)实现对输入信号的整数倍时延处理，其中对应同一幅相加权模块的两个整数倍时延模块的时延值D_i相同；整数倍时延模块的输出端与分数时延模块的输入端相连，该分数时延模块通过滤波器实现对输入信号的可变分数时延，其滤波器通常采用Farrow结构，如图2所示，其中x(n)为滤波器输入，y(n)为滤波器输出，G_l(z)表示Farrow子滤波器，其中l＝0,…,L，L+1表示Farrow子滤波器数，d^l(l＝0,…,L)表示分数时延加权因子，即基于预置的d^l的对输入信号进行分数时延处理，其中对应同一幅相加权模块的两个分数时延模块的d^l相同；最后分别对N个对应I路基带、Q路基带的分数时延模块的输出进行合并得到对应的I路基带信号、Q路基带信号。在采用FPGA实现时，传统的宽带数字阵列接收通道需要用到大量的乘法器和加法器资源。

发明内容

本发明的发明目的在于：针对上述存在的问题，提供一种高效的基于时延波束形成的宽带数字阵列接收通道，从而有效减少对硬件资源的消耗。

本发明的高效的基于时延波束形成的宽带数字阵列接收通道，包括N个低噪声功放、数模转换模块、整数倍时延模块、数字控制振荡器、幅相加权模块、第一分数时延加权模块和第二分数时延加权模块，以及两个子滤波器组和抽取模块，其中通道数N大于2，

所述子滤波器组包括L+1个Farrow子滤波器，子滤波器组的输出为L+1个Farrow子滤波器的滤波结果合并，其中L大于1；且第一、二分数时延加权模块的输出端口为L+1路；

低噪声功放的输入端用于输入宽带数字阵列接收信号，输出端连接数模转换模块的输入端；

数模转换模块的输出端连接整数倍时延模块的输入端；

整数倍时延模块的输出端连接数字控制振荡器的输入端；

数字控制振荡器的同相输出端通过正交混频器连接幅相加权模块的第一输入端，数字控制振荡器的正交输出端通过正交混频器连接幅相加权模块的第二输入端，并将对应幅相加权模块的第一、第二输入端的两个输出端定义为第一、第二输出端；

幅相加权模块的第一输出端连接第一分数时延加权模块的输入端，第二输出端连接第二分数时延加权模块的输入端，其中连接同一幅相加权模块的第一、第二分数时延加权模块的分数时延加权因子相同；

N个第一分数时延加权模块的各输出端合并为一路第一合并输出端，L+1路第一合并输出端分别与第一子滤波器组的L+1个Farrow子滤波器的输入端相连；N个第二分数时延加权模块的各输出端合并为一路第二合并输出端，L+1路第二合并输出端分别与第二子滤波器组的L+1个Farrow子滤波器的输入端相连；

第一、二子滤波器组的输出端分别连接一个抽取倍数相同的抽取模块。

综上所述，由于采用了上述技术方案，本发明的有益效果是：利用Farrow结构的特点，在传统接收通道结构基础上，设置各通道共用一个子滤波器组来完成分数时延处理，再将抽取环节后置，从而有效减少对乘法器和加法器硬件资源的消耗。

附图说明

图1是传统的宽带数字阵列接收通道的结构示意图；

图2是Farrow结构示意图；

图3是本发明的宽带数字阵列接收通道的结构示意图；

图4是本发明的L+1子滤波器组结构。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合实施方式和附图，对本发明作进一步地详细描述。

参见图3，在通道数为N的基于时延波束形成的宽带数字阵列接收通道结构中，包括N个LNA、ADC模块、整数倍时延模块、NCO、幅相加权模块、第一分数时延加权模块(对应I路基带)和第二分数时延加权模块(对应Q路基带)，以及两个L+1子滤波器组和实现M倍抽取的抽取模块。其中L+1子滤波器组的结构如图4所示，即通过L+1个Farrow子滤波器对L+1路滤波输入进行滤波后再合并后得到滤波输出y(n)，且第一、二分数时延加权模块的输出端口为L+1路。

其中LNA的输入端用于输入宽带数字阵列接收信号，输出端连接ADC模块的输入端；ADC模块的输出端连接整数倍时延模块的输入端，各整数倍时延模块基于预设预置的整数倍时延值D_i(i＝0,1,…,N-1)实现对输入信号的整数倍时延处理，整数倍时延模块的输出端连接NCO的输入端；NCO的同相输出端、正交输出端分别通过正交混频器连接幅相加权模块的第一输入端(对应I路基带)、第二输入端(对应Q路基带)，各幅相加权模块基于预置的幅相加权值W_i(i＝0,1,…,N-1)对输入信号进行幅相加权处理；幅相加权模块的I路输出端连接第一分数时延加权模块的输入端，Q路输出端连接第二分数时延加权模块的输入端，其中连接同一幅相加权模块的第一、第二分数时延加权模块的分数时延加权因子相同；然后，分别将N个对应I、Q路基带的分数时延加权模块的各输出端通过加法器进行N路通道合并处理，然后合并后的L+1路信号分别输入两个子滤波器组，即第一、第二分数时延加权模块基于预置的分数时延加权因子

分别对当前输入信号I_{WD_I_i}、I_{WD_Q_i}进行分数时延处理，得到处理结果

再得到N个通道的合并处理结果

其中i＝0,1,…,N，k＝0,1,…,L，然后分别将合并后的L+1路信号输入对应I、Q路基带子滤波器组，输出波束合成以后的结果，再分别进行M倍抽取处理后得到对应的I路基带信号、Q路基带信号。

本发明的宽带数字阵列接收通道的结构中，所需要的乘法器和加法器计算公式如下：

C_{m_new}＝N(3+2L)+(L+1)(N_s+1)+N₁+2

C_{a_new}＝5N+2(N-1)(L+1)+2N_s(L+1)+2L+2N₁

而图1所示的传统的宽带数字阵列接收通道所需要的乘法器和加法器计算公式如下：

C_m＝N[N₁+2+3+(L+1)(N_s+1)+2L]

C_a＝N[2N₁+5+3+2N_s(L+1)+2L]+2N-2

其中，N₁为抗混叠滤波器的阶数，N_s为Farrow子滤波器的阶数。

如果接收通道数为N＝8，接收通道频率响应特性满足：通带截止频率ω_cT＝0.5π/M,阻带起始频率ω_sT＝π/M,通带纹波δ_c＝0.0023，阻带纹波(抑制)δ_s＝0.003。具体实现时，抽取模块一般采用两级抽取，N₁为第一级抽取模块抗混叠滤波器的阶数，N₂为第二级抽取模块抗混叠滤波器的阶数，则经过优化设计后，不同抽取倍数下，传统结构和本发明的新结构的接收通道的滤波器阶数和所需要的硬件资源在下列两表中给出。

表1不同抽取倍数下，传统结构和本发明的新结构接收通道的滤波器阶数

表2不同抽取倍数下，传统结构和本发明的新结构接收通道需要的硬件资源

以上对比结果说明了新结构可以大幅度减少接收通道的硬件资源消耗，从而减小复杂度，并降低功耗。

Claims (1)

1.一种高效的基于时延波束形成的宽带数字阵列接收通道，包括N个低噪声功放、N个数模转换模块、N个整数倍时延模块、N个数字控制振荡器、N个幅相加权模块、N个第一分数时延加权模块和N个第二分数时延加权模块，以及两个子滤波器组和两个抽取模块，其中通道数N大于2，其特征在于，

所述子滤波器组包括L+1个Farrow子滤波器，子滤波器组的输出为L+1个Farrow子滤波器的滤波结果合并，其中L大于1；且第一、二分数时延加权模块的输出端口为L+1路；

低噪声功放的输入端用于输入宽带数字阵列接收信号，输出端连接数模转换模块的输入端；

数模转换模块的输出端连接整数倍时延模块的输入端；

整数倍时延模块的输出端连接数字控制振荡器的输入端；

数字控制振荡器的同相输出端通过正交混频器连接幅相加权模块的第一输入端，数字控制振荡器的正交输出端通过正交混频器连接幅相加权模块的第二输入端，并将对应幅相加权模块的第一、第二输入端的两个输出端定义为第一、第二输出端；

幅相加权模块的第一输出端连接第一分数时延加权模块的输入端，第二输出端连接第二分数时延加权模块的输入端，其中连接同一幅相加权模块的第一、第二分数时延加权模块的分数时延加权因子相同；

N个第一分数时延加权模块的各输出端合并为一路第一合并输出端，L+1路第一合并输出端分别与第一子滤波器组的L+1个Farrow子滤波器的输入端相连；N个第二分数时延加权模块的各输出端合并为一路第二合并输出端，L+1路第二合并输出端分别与第二子滤波器组的L+1个Farrow子滤波器的输入端相连；

第一、二子滤波器组的输出端分别连接一个抽取倍数相同的抽取模块。

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