CN107408210B - 基于边缘的覆盖掩码压缩 - Google Patents

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Abstract

将索引分配至所述可能的覆盖掩码集合中的每个条目并且生成两个函数。一个函数将索引转换成覆盖掩码。而且，稀疏函数从覆盖掩码中生成索引。这些函数可以在硬件中实现并且分别在解压缩和压缩过程中使用。

Description

基于边缘的覆盖掩码压缩
背景技术
栅格化流水线的若干部分(诸如分层深度剔除、颜色压缩、模板压缩和深度压缩)依赖于存储每样本覆盖掩码。覆盖掩码表示像素的由正被渲染的图元(即多边形)所覆盖的一部分。
当使用多样本抗混叠(MSAA)时，样本的数量迅速增加，并且因此依赖于存储每样本覆盖掩码的许多算法与采样速率呈不良比例。在MSAA中，每像素使用多于一个的样本。不同的MSAA速率涉及不同数量的样本。
附图说明
关于以下附图对一些实施例进行描述：
图1是由通过4×2像素的图块的单条边缘生成的样本掩码的描绘；
图2是不可能找到与将产生所描绘覆盖图案的图块相交的边缘的样本掩码的描绘；
图3A、图3B、图3C、图3D和图3E是针对不同MSAA速率的样本子像素位置的描绘；
图4是一个实施例的流程图；
图5是根据一个实施例的处理系统的框图；
图6是根据一个实施例的处理器的框图；
图7是根据一个实施例的图形处理器的框图；
图8是根据一个实施例的图形处理引擎的框图；
图9是图形处理器的另一实施例的框图；
图10是根据一个实施例的描绘线程执行逻辑；
图11是根据一些实施例的图形处理器指令格式的框图；
图12是图形处理器的另一实施例的框图；
图13A是根据一些实施例的图形处理器命令格式的框图；
图13B是框图，展示了根据一些实施例的图形处理器命令序列；
图14是根据一些实施例的示例性图形软件架构的描绘；
图15是框图，展示了根据一些实施例的IP核开发系统；并且
图16是框图，示出了根据一些实施例的示例性片上芯片集成电路。
具体实施方式
给定由N个样本组成的图块，所述图块的覆盖掩码可以具有N位存储。当从多边形边缘生成覆盖掩码时，多种组合表示不可能由与所述图块的部分重叠的边缘引起的覆盖图案。找到可从边缘获得的可能N位掩膜的全集。使用少于N位将索引存储到所述集合中，而非存储N位掩码。此概念可被概括为捕获给定数量的边缘的所有可能的组合。
算法可以可靠地检测出非预期的输入覆盖掩码，在所述情况下，此算法不应当用于压缩给定的输入。
可以通过有效地压缩覆盖掩码来提高性能和带宽使用。
掩码压缩算法是对称的，从而使得就带宽使用而言编码器比解码逻辑更昂贵，所述解密逻辑通常是所期望的，因为解码器可以在图形流水线的更多部分中实现并且比编码器更频繁地被调用。
掩码压缩算法可用作用于改进颜色压缩算法和深度压缩算法的工具。然而，可对所述流水线中的中间结果进行压缩以减小片上缓冲器的大小以及带宽使用也是可能的。
在一个实施例中，预先计算由越过样本图块的单个图元边缘引起的多个MSAA速率处的所有可能覆盖掩码的集合。这是针对标准的样本图案集合可一次完成的离线过程，并且因此不影响运行时间性能。
将索引分配至所述可能的覆盖掩码集合中的每个条目并且生成两个函数：将索引转换成覆盖掩码的一个函数、以及从所述覆盖掩码中生成索引的稀疏函数。在一些实施例中，这些函数可以在硬件中实现并且分别在解压缩和压缩过程中使用。
作为一个示例，可以使用来自DirectX规范的标准子像素样本位置来计算MSAA-速率1、2、4、8和16的覆盖掩码。在图3A至图3E中，分别针对1x、2x、4x、8x和16x MSAA速率示出了覆盖掩码。针对所有情况，每图块的样本总数可以例如被设置为16、32和64，这意味着在每种特定情况下覆盖不同数量的像素。表1中列出了针对每种配置的图块大小(以像素为单位)。
Figure BDA0001388917280000031
表1：不同样本和MSAA配置的图块大小(以像素为单位)
以下表2中列出了可从单条边缘获得的不同覆盖掩码的数量。
Figure BDA0001388917280000032
表2：可从单条边缘获得的唯一样本掩码的数量。
在这些情况下，8位足以存储16-样本图块的索引，10位足以存储32-样本图块的索引，并且12位足以存储64-样本图块的索引。取决于实现方式，可保留零个、一个或更多个索引以便指示失败。
以下表3中示出了用于存储索引的所需位数。可通过执行若干次1-边缘索引查找或者使用逐位AND运算来对多条边缘进行编码以便恢复复合掩码。然而，可通过从多条边缘(例如，两条或三条边缘)中对更大的组合掩码集合进行索引来获得更好的效率。
Figure BDA0001388917280000041
表3：压缩的掩码存储成本覆盖掩码为未压缩的基线。1-边缘索引是应用于单条边缘的算法。2-边缘和3-边缘索引是一次应用于多条边缘的算法，而2×和3×1-边缘是单独应用于多条边缘的算法。
现在描述了一种找到可以从跨越通过样本图块的边缘生成的可能掩码的集合的方式。可设计其他算法来获得相同的结果。有效掩码集合仅取决于样本图案和图块大小，并且因此可以针对标准样本图案(诸如DirectX样本图案)而被预先计算并且直接集成在硬件中。每当样本图案发生变化时，可以通过重新计算有效掩码集合并且统计结果来支持可编程样本图案。
图1中示出了由通过图块(此处为4×2像素)的单条边缘生成的样本掩码的示例。由x指示的样本被覆盖(点亮)，并且由点指示的样本未被覆盖(未点亮)。算法被设计用于像在可针对点亮像素来定义边缘方程的此种情况一样时对掩码进行压缩。
不可能找到与将产生图2中所示的覆盖图案的图块相交的边缘。此种类型的覆盖掩码并非通过此算法来处理。可针对点亮像素不定义边缘方程。
由此，想法是找到可以由具有任何定向和位置的边缘引起的所有样本，穿过图块。为了这样做，我们考虑两个样本点p和q的所有组合，形成通过这些点的边缘，并且将所有样本分配到三个集合(边缘前方、边缘后方以及与边缘共线)中的一个集合中。可添加被细分类为在边缘前方或边缘后方的点以便创建被边缘覆盖的有效样本集合。然而，必须小心以确保生成可以由任意边缘引起的所有可能的样本图案的顺序来添加共线点集合。
一个实施例的伪代码如下：
Figure BDA0001388917280000051
Figure BDA0001388917280000061
如果样本#i包括在S中，则函数掩码(S)生成设置位i的位掩码。
变量maskSet现在包含可由与图块相交的任意边缘产生的所有可能的掩码。此掩码集合进而可用于计算另外的掩码集合，所述掩码是与图块相交的两条不同边缘的所有唯一组合。
Figure BDA0001388917280000071
maskSet2现在包含两条边缘的所有有效边缘组合。在一般情况下，此理由可用于通过一次迭代地添加一条边缘来计算N条边缘的掩码集合：
Figure BDA0001388917280000072
通过计算N＝3的掩码，已经获得可由任何任意三角形产生的所有可能的样本覆盖组合的集合。
给定可能掩码集合，每个掩码分配有唯一索引。索引不一定是连续的并且可以以任何顺序进行被分配，但是确实需要选择它们，从而使得它们可由所期望的位数来表示。
可构建小的掩码表，其中，索引直接用于从所述表中选择相应的掩码：
MASK maskTable[maxIndex+1]；//每样本模型唯一表，计算一次
mask＝maskTable[index]；//从索引转换到掩码仅是一次查找
从掩码转换到索引略微更复杂。在软件中，可由掩码集合来构建平衡树，每个节点存储相应的索引。对索引进行定位则花费与索引中存在的位相同数量的比较。
在硬件中，专用逻辑可更快速很多地执行这种查找。为了简化所述逻辑，不属于可能掩码集合的一部分的输入掩码生成任何任意索引是可接受的。利用此简化，掩码至索引查找之后是索引至掩码查找，并且必须验证结果等于原始输入掩码。如果它们不同，则相反地返回无效索引，从而指示编码错误。如果通过单独信号来信号发送编码错误，则可返回任何索引，并且无需具有无效索引。
可以基于特定采样图案来计算可能掩码列表。以上在段落19中阐述的伪代码的最后12行确保了由任何可能的输入边缘创建所有可能的掩码图案。在两个样本点p和q的所有组合上进行循环。给定这些点，创建边缘方程并且将所有剩余的点(即未被方程覆盖)分类为所述边缘的左(替代性地为前方)、右(替代性地为后方)或者与所述边缘共线。可无关紧要地认为基于所述边缘来覆盖/不覆盖落入左集合/右集合中的点。
为了覆盖所有可能边缘的情况，以特定顺序来添加共线点。想象截取边缘、非常轻微地对其进行旋转并且在四周对其进行移动。由于已经对其进行了旋转，因此将随边缘移动而逐个覆盖共线样本。取决于如果边缘顺时针地旋转或逆时针地旋转，则将以升序或降序(沿着原始边缘的方向排序的)覆盖样本。伪代码中的最后两次循环通过以升序/降序添加共线点来完成这一点。第二循环以升序对其进行移除(这等于以降序对其进行添加)，然后添加左样本集合/右样本集合。
使用DirectX规范中的采样图案来产生在此所述的结果。使用其他采样图案是可能的。
如果使用其他采样图案，则可能计算新的索引至掩码表和掩码至索引树。然而，如果使用专用硬件，则掩码至索引逻辑可能不是可任意配置的。
如果给定的实现方式不是可任意配置的，则可仍适时地直接使用预先假设的掩码集合(以及相应的表和逻辑)。这使得一些输入掩码以信号发送编码错误，即使那些掩码是从单条边缘生成的。虽然这降低了压缩效率，但是所述算法在功能上仍是正确的。
所述算法具有各种各样的应用。其可能对于深度缓冲器压缩、颜色缓冲器压缩和模板缓冲器压缩尤其有用。
作为示例，基于平面编码来考虑深度缓冲器压缩。通常，深度图块的存储受到存储器系统的限制。此限制可能由于每个高速缓存线的设定位预算、或者存储器总线宽度。包含X×Y×S个样本(其中，X为像素中的图块宽度，Y为像素中的图块高度，并且S为每像素的样本数)的屏幕空间图块需要某个高速缓存线量来存储原始深度数据。如果能够减少存储图块所需的高速缓存线的数量，则节省了存储器带宽使用。
在平面编码压缩器中，将N个平面方程与指示每个样本被哪个平面覆盖的每样本索引一起存储，而非存储每个样本值。只要与图块重叠的平面的数量相对较低，则此表示将比存储每个样本的深度值更加紧凑。
参考示例，假设利用使用N＝2平面的平面编码器来表示采用压缩形式的8×4×4图块。如果以全32位浮点精度来存储这两个平面，则它们总共需要2×96＝192个存储位。假设256位高速缓存线大小或存储器总线宽度，这意味着存在64个备用位以存储针对每个样本使用哪个平面的样本掩码。如果8×4×4被分成16个样本子图块，则可使用8个位来存储每个这种子图块(参考表3)，这是整个图块的总共64位。在此示例中，经改进的掩码压缩帮助满足256位预算，从而产生32:1的压缩率。存储未压缩掩码将需要两条高速缓存线，并且因此仅给出16:1的压缩率。
图5是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器桌面系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入用于移动式、手持式、或嵌入式设备的片上系统(SoC)集成电路内的处理平台。
系统100的实施例可包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动设备、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。
在一些实施例中，所述一个或多个处理器102各自包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，所述一个或多个处理器核107中的每个处理器核被配置用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，在处理器102的各部件之间共享所述高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术在所述处理器核107之中共享所述外部高速缓存。寄存器组106附加地包括在处理器102中，其可以包括用于存储不同类型数据的不同类型的寄存器(例如，整数寄存器、浮点数寄存器、状态寄存器以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以专用于处理器102的设计。
在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100中的其他部件之间传输通信信号，诸如地址、数据或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其它部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在所述处理器内。
存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或者具有适当的性能以充当过程存储器的一些其它存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以便存储数据122和指令121，以供在所述一个或多个处理器102执行应用或过程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中与所述一个或多个图形处理器108通信，从而执行图形和媒体操作。
在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围部件包括但不限于音频控制器146、固件接口128、无线收发器126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接输入设备，比如键盘和鼠标144组合。网络控制器134还可以耦合至ICH130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。将认识到的是，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其它类型的数据处理系统。例如，I/O控制器中枢130可以集成在所述一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。
图6是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A-202N、集成存储器控制器214、以及集成图形处理器208。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A-202N中的每个处理器核包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。
内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级。高速缓存存储器层级可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。
在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。所述一个或多个总线控制器单元216管理一组外围总线，比如一个或多个外围部件互连总线(例如，PCI、PCI快速总线)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。
在一些实施例中，处理器核202A-202N中的一个或多个处理器核包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A-202N的部件。系统代理核210可以附加地包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A-202N的功率状态的逻辑和部件以及图形处理器208。
在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括所述一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。
示例性I/O链路213代表多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202-202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。
在一些实施例中，处理器核202A-202N是执行相同指令集架构的均质核。在另一个实施例中，处理器核202A-202N就指令集架构(ISA)而言是同质的，其中，处理器核202A-N中的一个或多个处理器核执行第一指令集，而其他核中的至少一个核执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N就微架构而言是同质的，其中，具有相对更高功耗的一个或多个核与具有更低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。
图7是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器300包括块图像转移(BLIT)引擎304以便执行二维(2D)栅格器操作，包括例如，位边界块转移。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频去隔行、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。所述执行资源包括用于处理3D线程和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。
图8是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图7中示出的GPE 310的版本。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，GPE 410与命令流送器403耦合，所述命令流送器向GPE 3D流水线412和媒体流水线416提供命令流。在一些实施例中，命令流送器403耦合至存储器，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流送器403从存储器接收命令并将这些命令发送至3D流水线412和/或媒体流水线416。所述命令是从存储用于3D流水线412和媒体流水线416的环形缓冲器获取的指示。在一个实施例中，所述环形缓冲器可附加地包括存储多批多命令的批命令缓冲器。3D流水线412和媒体流水线416通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列414来处理所述命令。在一些实施例中，执行单元阵列414是可扩展的，从而使得所述阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。
在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)和执行单元阵列414耦合。在一些实施例中，采样引擎430为执行单元阵列414提供存储器访问机制，所述存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于执行针对媒体的专门图像采样操作的逻辑。
在一些实施例中，采样引擎430中的所述专门媒体采样逻辑包括去噪/去隔行模块432、运动估计模块434、以及图像缩放和滤波模块436。在一些实施例中，去噪/去隔行模块432包括用于对经解码的视频数据执行去噪或去隔行算法中的一项或多项的逻辑。去隔行逻辑将隔行的视频内容的交替字段组合为单个视频帧。所述去噪逻辑从视频和图像数据减少或去除数据噪声。在一些实施例中，所述去噪和去隔行逻辑是运动自适应的并且使用基于在所述视频数据中检测到的运动量的空间或时间滤波。在一些实施例中，去噪/去隔行模块432包括专门的运动检测逻辑(例如，在运动估计引擎434内)。
在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能(比如运动向量估计和预测)来为视频操作提供硬件加速。运动估计引擎确定运动向量，所述运动向量描述了连续视频帧之间的图像数据的变换。在一些实施例中，图形处理器媒体编解码器使用视频运动估计引擎434来对宏块级视频执行操作，对于其利用通用处理器来执行可以另外地是太计算密集型的。在一些实施例中，运动估计引擎434通常可用于图形处理器部件以便辅助视频解码和处理功能，所述视频解码和处理功能对于视频数据内的运动的方向或幅度是敏感或自适应的。
在一些实施例中，图像缩放和滤波模块436执行图像处理操作以便增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和滤波模块436在向执行单元阵列414提供数据之前在采样操作过程中处理图像和视频数据。
在一些实施例中，GPE 410包括数据端口444，所述数据端口提供用于图形子系统访问存储器的附加机制。在一些实施例中，数据端口444针对操作促进存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、暂时存储器空间读区/写入、和媒体表面访问。在一些实施例中，数据端口444包括用于高速缓存对存储器的访问的高速缓存存储器空间。所述高速缓存存储器可以是单个数据高速缓存或者被分割为用于所述多个子系统的多个高速缓存，所述多个高速缓存经由数据端口访问存储器(例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存等)。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程经由耦合GPE 410的每个子系统的数据分布互连通过交换消息来与数据端口进行通信。
图9是图形处理器500的另一实施例的框图。图9的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537以及图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合到其它处理单元，包括其它图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。
在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流送器503来解译。在一些实施例中，图形处理器500包括可缩放执行逻辑，以用于经由(多个)图形核580A-580N执行3D几何处理和媒体处理。对于3D几何处理命令，命令流送器503将命令提供给几何流水线536。针对至少一些媒体处理命令，命令流送器503将所述命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。
在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A-580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A-550N、560A-560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每个图形核包括一组第一子核550A-550N以及一组第二子核560A-560N。该组第一子核心550A-550N中的每个子核心至少包括第一组执行单元552A-552N和媒体/纹理采样器554A-554N。在该组第二子核心560A-560N中的每个子核心都至少包括第二组执行单元562A-562N和采样器564A-564N。在一些实施例中，每个子核550A-550N、560A-560N共享一组共享资源570A-570。在一些实施例中，共享资源包括共享的高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。
图10展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图10的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接至所述部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610以及执行单元阵列608A-608N中的一个或多个到存储器(例如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是个体向量处理器，其能够执行多个同时的线程并为每个线程并行处理多个数据元素。在一些实施例中，执行单元阵列608A-608N包括任意数量的单独执行单元。
在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行指令集(所述指令集包括对许多标准3D图形着色器指令的本机支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。
执行单元阵列608A-608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或针对指令的通道数量。执行通道是执行数据元素访问、掩蔽、以及指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。
执行单元指令集包括单指令多数据(SIMD)指令。所述各数据元素可作为打包数据类型被存储在寄存器中，并且所述执行单元将基于所述元素的数据大小来处理所述各元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。
一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样处理过程中处理纹理或媒体数据。
在执行过程中，所述图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。在一些实施例中，线程执行逻辑600包括本地线程分派器604，其仲裁来自图形流水线和媒体流水线的线程发起请求，并在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线(例如，图9的536)分派顶点处理、曲面细分(tessellation)或几何处理线程到线程执行逻辑600(图10)。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。
一旦一组几何对象已经被处理并被栅格化成像素数据，则像素着色器602被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板缓冲器等)。在一些实施例中，像素着色器602计算各顶点属性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，像素着色器602然后执行应用编程接口(API)供应的像素着色器程序。为了执行所述像素着色器程序，像素着色器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何碎片的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。
图11是框图，展示了根据一些实施例的图形处理器指令格式700。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。
在一些实施例中，图形处理器执行单元本机地支持采用128位格式710的指令。64位压缩指令格式730可用于基于所选择的指令、指令选项、以及操作数量的一些指令。本机128位格式710提供对所有指令选项的访问，而一些选项和操作在64位格式730中被限制。64位格式730中可用的本地指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压紧。所述执行单元硬件基于索引值来参考一组压缩表，并使用所述压缩表输出来重构采用128位格式710的本地指令。
针对每种格式，指令操作码712限定了所述执行单元要执行的操作。所述执行单元跨每个操作数的所述多个数据元素来并行地执行每条指令。例如，响应于添加指令，所述执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，所述执行单元跨所述操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，重排)。针对128位的指令710，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位的压紧指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 722、src1722)以及一个目的地操作数718。在一些实施例中，执行单元支持双目的地指令，其中，这些目的地之一是隐式的。数据操控指令可以具有三个源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。
在一些实施例中，128位的指令格式710包括访问/寻址模式信息726，所述访问/寻址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令710中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定指令的数据访问校准。一些实施例支持访问模式，包括16字节校准访问模式和1字节校准访问模式，其中访问模式的字节校准确定了指令操作数的访问校准。例如，当在第一模式下时，指令710可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式下时，指令710可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。
在一个实施例中，访问/地址模式字段726的地址模式部分判定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码分组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。杂项指令分组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，wait、send)。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的部件方面的算术指令(例如，加(add)、减(mul))。并行数学分组748跨数据通道并行地执行算术运算。向量数学分组750包括按照0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。所述向量数学分组对向量操作数执行算术运算，诸如点积运算。
图12是图形处理器800的另一实施例的框图。图12的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由下发至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流送器803被解译，所述命令流转换器将指令供应至图形流水线820或媒体流水线830的单独部件。
在一些实施例中，命令流送器803引导顶点获取器805的操作，其从存储器读取顶点数据并执行命令流送器803所提供的顶点处理命令。在一些实施例中，顶点拾取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间转换和照明操作。在一些实施例中，顶点拾取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有附接的L1高速缓存851，其专用于每个阵列或在阵列之间共享。所述高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。
在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速镶嵌的镶嵌部件。在一些实施例中，可编程的外壳着色器811配置镶嵌操作。可编程域着色器817提供对镶嵌输出的后端评估。镶嵌器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用镶嵌，则可以对镶嵌部件811、813、817进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪裁器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点分片)上进行操作。如果禁用所述镶嵌，则几何着色器819从所述顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在镶嵌单元被禁用时执行几何镶嵌。
在栅格化之前，剪裁器829处理顶点数据。剪裁器829可以是固定功能的剪裁器或者具有剪裁和几何着色器功能的可编程剪裁器。在一些实施例中，渲染输出流水线870中的栅格器/深度873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对栅格器873进行旁路并且经由流出单元823访问未栅格化的顶点数据。
图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A、852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与所述处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格化逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对所述数据执行基于像素的操作，尽管在一些实例中，与2D操作(例如，利用混合的位块图像转移)相关联的像素操作由所述2D引擎841来执行、或者在显示时间由所述显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流送器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流送器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎337包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构耦合至图形处理器。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。
在一些实施例中，图形流水线820和媒体流水线830可配置用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自科纳斯(Khronos)集团的开放图形库(OpenGL)和开放计算语言(OpenCL)、来自微软公司的Direct 3D库提供支持、或者可以向OpenGL和D3D两者提供支持。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图13A是框图，展示了根据一些实施例的图形处理器命令格式900。图13B是框图，展示了根据实施例的图形处理器命令序列910。图13A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图13A的示例性图形处理器命令格式900包括用于标识所述命令的目标客户端902的数据字段、命令操作码(opcode)904、以及用于所述命令的相关数据906。子操作码905和命令大小908也包括在一些命令中。
在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望明确的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。
图13B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被下发，从而使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线转储清除(Flush)命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得所述活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。
在一些实施例中，当命令序列需要图形处理器在流水线之间明确地切换时，使用流水线选择命令913。在一些实施例中，在下发流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要下发针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。
在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
针对3D流水线状态930的命令包括针对顶点缓冲器状态、顶点元素状态、恒定色彩状态、深度缓冲器状态、以及在处理3D图元命令之前待配置的其他状态变量的3D状态设置命令。至少部分地基于使用中的特定3D API来确定这些命令的值。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。
在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令被传递至图形处理器的命令和相关联的参数被转发至图形流水线中的顶点拾取函数中。所述顶点拾取函数使用3D图元932命令数据来生成顶点数据结构。所述顶点数据结构存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘go’或‘kick’命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过所述图形流水线转储清除所述命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行栅格化，并且像素引擎对所产生的像素进行着色。针对那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，具体的媒体解码操作可以卸载至所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是明确相关的。
在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。媒体流水线状态命令940的集合在所述媒体对象命令942之前被分派或放置于命令队列中。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件
在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在下发媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图14展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作系统1020可以是来自微软公司的
Figure BDA0001388917280000281
Figure BDA0001388917280000282
操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。当在使用Direct 3D API时，所述操作系统1020使用前端着色器编译器1024以便将采用HLSL的任何着色器指令1012编译成低级着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012变换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路(诸如处理器)内的逻辑。例如，所述机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使所述机器制造用于执行在此描述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得所述电路执行与在此描述的实施例中的任一实施例相关联地描述的操作。
图15是框图，展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于设计、测试并验证IP核的行为。然后可由仿真模型1100来创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。
可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据在此描述的至少一个实施例的操作。
图16是框图，展示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路1200。示例性集成电路包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可以附加地包括图像处理器1215和/或视频处理器1220，其中的任一项可以是来自相同或多个不同设计设施的模块化IP核。所述集成电路包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，所述集成电路可包括显示设备1245，所述显示设备耦合至高清多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。一些集成电路附加地嵌入式安全引擎1270。
另外，其他逻辑和电路可以包括在集成电路1200的处理器中，包括附加图形处理器/核、外围接口控制器、或通用处理器核。
以下条款和/或示例涉及进一步的实施例：
一个示例实施例可以是一种方法，所述方法包括：向预编译的可能覆盖掩码集合中的条目分配索引；生成第一函数，所述第一函数用于将至所述条目中的一个条目的索引转换成覆盖掩码；以及生成稀疏函数，所述稀疏函数用于将所述覆盖掩码转换成至所述条目中的一个条目的索引。所述方法还可以包括：分配能够由预定数量的位表示的索引。所述方法还可以包括：使用所述索引来从掩码表中选择相应的掩码。所述方法还可以包括：使用由所述覆盖掩码构建的平衡树，其中，所述树中的每个节点存储所述相应的掩码。所述方法还可以包括：允许不被包括在所述可能覆盖掩码中的输入掩码生成任意索引。所述方法还可以包括：执行掩码索引查找，之后是索引至掩码查找；以及验证结果等于所述输入掩码。所述方法还可以包括：其中，如果所述结果不与所述输入掩码相对应，则生成错误信号。所述方法还可以包括：其中，所述可能覆盖掩码集合是通过在两个样本点的所有组合上进行循环来确定的，从而利用这些点来创建边缘方程以及相对于那个边缘方程的多组采样点。所述方法还可以包括：以特定顺序来添加共线点。所述方法还可以包括：以升序或降序之一来添加所述点并且以升序移除所述点并且然后添加所述组。
另一示例实施例可以是一种或多种非瞬态计算机可读介质，所述非瞬态计算机可读介质存储有指令，所述指令由处理器执行以便执行以下序列：向预编译的可能覆盖掩码集合中的条目分配索引；生成第一函数，所述第一函数用于将至所述条目中的一个条目的索引转换成覆盖掩码；以及生成稀疏函数，所述稀疏函数用于将所述覆盖掩码转换成至所述条目中的一个条目的索引。所述介质可以包括：所述序列包括：分配能够由预定数量的位表示的索引。所述介质可以包括：所述序列包括：使用所述索引来从掩码表中选择相应的掩码。所述介质可以包括：所述序列包括：使用由所述覆盖掩码构建的平衡树，其中，所述树中的每个节点存储所述相应的掩码。所述介质可以包括：所述序列包括：允许不被包括在所述可能覆盖掩码中的输入掩码生成任意索引。所述介质可以包括：所述序列包括：执行掩码索引查找，之后是索引至掩码查找；以及验证结果等于所述输入掩码。所述介质可以包括：其中，如果所述结果不与所述输入掩码相对应，则所述序列包括生成错误信号。所述介质可以包括：其中，所述可能覆盖掩码集合是通过在两个样本点的所有组合上进行循环来确定的，从而利用这些点来创建边缘方程以及相对于此边缘方程的多组采样点。所述介质可以包括：所述序列包括：以特定顺序来添加共线点。所述介质可以包括：所述序列包括：以升序或降序之一来添加所述点并且以升序移除所述点并且然后添加所述组。
在另一示例实施例中的可以是一种装置，所述装置包括：处理器，所述处理器用于：向预编译的可能覆盖掩码集合中的条目分配索引；生成第一函数，所述第一函数用于将至所述条目中的第一函数的索引转换成覆盖掩码；以及生成稀疏函数，所述稀疏函数用于将所述覆盖掩码转换成至所述条目中的一个条目的索引；以及存储设备，所述存储设备耦合至所述处理器。所述装置可以包括：所述处理器用于：分配能够由预定数量的位表示的索引。所述装置可以包括：所述处理器用于：使用所述索引来从掩码表中选择相应的掩码。所述装置可以包括：所述处理器用于：使用由所述覆盖掩码构建的平衡树，其中，所述树中的每个节点存储所述相应的掩码。所述装置可以包括：所述处理器用于：允许不被包括在所述可能覆盖掩码中的输入掩码生成任意索引。所述装置可以包括：所述处理器用于：执行掩码索引查找，之后是索引至掩码查找；以及验证结果等于所述输入掩码。所述装置可以包括：其中，如果所述结果不与所述输入掩码相对应，则所述处理器用于生成错误信号。所述装置可以包括：其中，所述处理器用于：所述可能覆盖掩码集合是通过在两个样本点的所有组合上进行循环来确定的，从而利用这些点来创建边缘方程以及相对于此边缘方程的多组采样点。所述装置可以包括：所述处理器用于：以特定顺序来添加共线点。所述装置可以包括：所述处理器用于：以升序或降序之一来添加所述点并且以升序移除所述点并且然后添加所述组。
本文描述的图形处理技术可以采用各种硬件架构来实现。例如，图形功能可以被集成在芯片组内。可替代地，可以使用分立的图形处理器。如又另一实施例，图形功能可以由通用处理器(包括多核处理器)来实现。
贯穿本说明书对“一个实施例”或“实施例”的引用意味着结合所述实施例描述的特定特征、结构或特性包括在本公开内涵盖的至少一个实现方式中。因此，短语“一个实施例”或“在实施例中”的出现不一定都指代相同的实施例。此外，除了所展示的特定实施例以外，可以以其他适当的形式来实现所述特定特征、结构或特性，并且所有这样的形式都可以涵盖在本申请的权利要求内。
尽管已经描述了有限数量的实施例，但是本领域技术人员将由此意识到许多的修改和变形。旨在使得所附权利要求书覆盖所有此类落在本公开的真实精神和范围内的修改和变形。

Claims (22)

1.一种方法，包括：
在图形处理器中向针对多个多样本抗混叠MSAA速率中的每一个MSAA速率的预编译的可能覆盖掩码集合中的条目分配索引，其中，覆盖掩码表示像素的由正被渲染的图元所覆盖的一部分；
生成第一函数，所述第一函数用于将至所述条目中的一个条目的索引转换成覆盖掩码，所述覆盖掩码表示像素的由在所述图形处理器中正被渲染的图元所覆盖的一部分；以及
在所述图形处理器中生成稀疏函数，所述稀疏函数用于将所述覆盖掩码转换成至所述条目中的一个条目的索引。
2.如权利要求1所述的方法，包括：分配能够由预定数量的位表示的索引。
3.如权利要求1所述的方法，包括：使用所述索引来从掩码表中选择相应的掩码。
4.如权利要求1所述的方法，包括：使用由所述覆盖掩码构建的平衡树，其中，所述树中的每个节点存储所述相应的掩码。
5.如权利要求1所述的方法，包括：允许不被包括在所述可能覆盖掩码中的输入掩码生成任意索引。
6.如权利要求5所述的方法，包括：执行掩码索引查找，之后是索引至掩码查找；以及验证结果等于所述输入掩码。
7.如权利要求6所述的方法，其中，如果所述结果不与所述输入掩码相对应，则生成错误信号。
8.如权利要求1所述的方法，其中，所述可能覆盖掩码集合是通过在两个样本点的所有组合上进行循环来确定的，从而利用这些点来创建边缘方程以及相对于那个边缘方程的多组采样点。
9.如权利要求8所述的方法，包括：以特定顺序来添加共线点。
10.如权利要求9所述的方法，包括：以升序或降序之一来添加所述点并且以升序移除所述点并且然后添加所述组。
11.一种装置，包括：
处理器，所述处理器用于：向针对多个多样本抗混叠MSAA速率中的每一个MSAA速率的预编译的可能覆盖掩码集合中的条目分配索引，其中，覆盖掩码表示像素的由正被渲染的图元所覆盖的一部分；生成第一函数，所述第一函数用于将至所述条目中的一个条目的索引转换成覆盖掩码，所述覆盖掩码表示像素的由正被渲染的图元所覆盖的一部分；以及生成稀疏函数，所述稀疏函数用于将所述覆盖掩码转换成至所述条目中的一个条目的索引；以及
存储设备，所述存储设备耦合至所述处理器。
12.如权利要求11所述的装置，所述处理器用于：分配能够由预定数量的位表示的索引。
13.如权利要求11所述的装置，所述处理器用于：使用所述索引来从掩码表中选择相应的掩码。
14.如权利要求11所述的装置，所述处理器用于：使用由所述覆盖掩码构建的平衡树，其中，所述树中的每个节点存储所述相应的掩码。
15.如权利要求11所述的装置，所述处理器用于：允许不被包括在所述可能覆盖掩码中的输入掩码生成任意索引。
16.如权利要求15所述的装置，所述处理器用于：执行掩码索引查找，之后是索引至掩码查找；以及验证结果等于所述输入掩码。
17.如权利要求16所述的装置，其中，如果所述结果不与所述输入掩码相对应，则所述处理器用于生成错误信号。
18.如权利要求11所述的装置，其中，所述处理器用于通过在两个样本点的所有组合上进行循环来确定所述可能覆盖掩码集合，从而利用这些点来创建边缘方程以及相对于那个边缘方程的多组采样点。
19.如权利要求18所述的装置，所述处理器用于：以特定顺序来添加共线点。
20.如权利要求19所述的装置，所述处理器用于：以升序或降序之一来添加所述点并且以升序移除所述点并且然后添加所述组。
21.一种非瞬态计算机可读介质，所述非瞬态计算机可读介质存储有指令，所述指令由处理器执行以执行如权利要求1-10中的任一项所述的方法。
22.一种计算机实现的系统，包括用于执行如权利要求1-10中的任一项所述的方法的装置。
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