CN108292426B

CN108292426B - 基于部分跨度的光栅化

Info

Publication number: CN108292426B
Application number: CN201680067902.4A
Authority: CN
Inventors: S·马伊尤兰; T·皮亚扎; W·B·萨德勒; J·F·加西亚帕邦
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2015-12-21
Filing date: 2016-11-17
Publication date: 2024-02-27
Anticipated expiration: 2036-11-17
Also published as: CN108292426A; US20170178370A1; US10269154B2; WO2017112158A1

Abstract

描述了用于基于部分跨度进行光栅化的方法、一种或多种非暂时性计算机可读介质以及装置的技术，所述方法包括：将像素输入划分为块；基于部分跨度的最大数量来确定所述块的数量；并且对所述块进行光栅化。所评估的块的数量可以减少到可以是部分的块的最大数量。减少块的数量可降低功耗和管芯面积。

Description

基于部分跨度的光栅化

背景技术

本发明一般涉及图形处理。

光栅化是图形处理单元中的关键任务。光栅化确定基元的三角形样本列表。由于这是一项经常发生的任务，所以效率、降低功耗和小芯片面积都非常重要。

诸如多重采样抗锯齿(MSAA)之类的图形特征在不影响渲染时间的情况下处理更多信息。为了产生最终的样本掩码，将基元(例如三角形)划分为不同的边。三角形分为三条边，每条边独立计算，然后将三条边的结果合并以生成掩码。

为了判断像素是否点亮(实际上在使用中)，将16×16像素输入拆分为16个4×4像素子集。也可以使用其他尺寸的像素输入和其他尺寸的像素子集。

电路评估4×4像素子集中的每一个并检查4×4像素子集是否被完全覆盖。“完全覆盖”意味着输入中的所有像素点亮。它还检查4×4子集中的所有像素是否“空的”，因为所有16个像素都没有点亮。最后，它会检查4×4子集是否是“部分”的，因为有些像素点亮而有些不点亮。存在验证每一个4×4像素子集的16个块。如果有四条边，则存在64个4×4像素子集(也可以称为块)。

附图说明

关于以下附图描述一些实施例：

图1是对三角形形式的基元的不同MSAA类型的最坏情况的示例的描述；

图2是对线路的不同MSAA类型的最坏情况的示例的描述；

图3是一个实施例的框图；

图4是示出了对于4×4 MSAA示例存在的对称性的像素输入的描述；

图5是对如何根据一个实施例确定LO_4x4的值的描述；

图6是根据一个实施例的对示出了在相同的4×4跨度的像素之间也存在对称性的输入的描述；并且

图7是根据一个实施例的八跨度框图的描述；

图8是根据一个实施例的十二跨度框图的描述；

图9是用于一个实施例的流程图；

图10是根据一个实施例的处理系统的框图；

图11是根据一个实施例的处理器的框图；

图12是根据一个实施例的图形处理器的框图；

图13是根据一个实施例的图形处理引擎的框图；

图14是图形处理器的另一个实施例的框图；

图15是根据一个实施例的对线程执行逻辑的描述；

图16是根据一些实施例的图形处理器指令格式的框图；

图17是图形处理器的另一个实施例的框图；

图18A是根据一些实施例的图形处理器命令格式的框图；

图18B是示出了根据一些实施例的图形处理器命令序列的框图；

图19是根据一些实施例的对示例性图形软件架构的描述；

图20是示出了根据一些实施例的IP核开发系统的框图；

图21是示出了根据一些实施例的示例性片上系统集成电路的框图。

图22是示出了对于三角形T计算的边的x，y曲线图。

图23是示出了如何根据一个实施例确定正值和负值的x，y曲线图；并且

图24是根据一个实施例的示出了Lo_16x16的曲线图。

具体实施方式

评估的4×4块的数量可以减少到可以是部分的4×4块的最大数量。在一个实施例中，对于4×MSAA，对于总共40个4×4块，存在2×12、4×4、2×8和4×4块，与不减少块数的传统技术相比，其面积减少33％。在一些实施例中，块的尺寸并不重要，并且可以使用包括更大和更小尺寸的块的不同尺寸的块。

在一些实施例中，使用1×达到4×MSAA，可以减少4×4像素子集或块的数量，而不会在对基元产生性能影响。在一些实施例中，减少4×4块的数量减少了功耗和管芯面积。

4×4块的完全覆盖和空跨度具有已知的掩码。因此，只有部分扫描需要用4×4块进行计算，允许更显著地减少必须计算的块数。N×M二维像素阵列中的线只能穿过N+M-1次像素扫描的特性可用于减少部分跨度的数量。在一些实施例中，仅计算部分跨度而不是所有跨度以降低功耗并提高性能。

该算法可以利用这样的事实：并非所有跨度都是部分的，而是仅跨度总数的一小部分是部分的。图1示出了基元为三角形的不同MSAA类型的最坏情况的示例。例如，对于1xMSAA下的第一个三角形，线A有7个跨度，线B有7个跨度，而线C有1个跨度，如描述下方的命名7、7、1所示。对于每个边的1xMSAA，最差的情况是从最左边的三角形的两条边是7,7，中间或最右边的三角形的一条边是5。

下表示出了图1中MSAA情况中的每个所需的4×4块的数量：

MSAA	最坏情况	4×4块的数量
			1x	7，7，5	7，7，5
2x	5，5，3	10，10，6
			4x	3，3，2	12，12，8

对于2xMSAA，4×4最差情况块的数量加倍，而对于4×MSAA，最差情况块的数量为四倍。

图2示出了1x、2x和4x是MSAA类型的线的不同MSAA类型的最坏情况的示例。

下表示出了图2中MSAA情况中的每个所需的4x块的数量：

MSAA	最坏情况	4×4块的数量
			1x	7，7，4，4	7，7，4，4
2x	5，5，3，3	10，10，6，6
			4x	3，3，2，2	12，12，8，8

下表示出了与不减少块的数量的技术相比，具有四个边的三种MSAA情况中的每一种(图2)的跨度节省：

MSAA	最坏情况	4×4块的数量	总节省	％节省
					1x	7，7，4，4	7，7，4，4	-42	65％
2x	5，5，3，3	10，10，6，6	-32	50％
					4x	3，3，2，	12，12，8，8	-24	38％

下表示出了与16×16像素输入最坏情况(无块减少)相比，就发送数据的周期数而言针对配置中的每个的吞吐量：

MSAA	7，7，4，4	10，10，6，6	12，12，8，8	16，16，16，16
					1x	1	1	1	1
2x	4	2	2	2
					4x	8	8	4	4

下表示出了边的每个的使用百分比：

	16x16	4x4	4x4总计
				空/全点亮	5.15％	48.27％	25.53％
部分	94.85％	51.73％	27.36％
				1个边	94.85％	51.73％	14.15％
2个边	82.39％	49.43％	13.52％
				3个边	12.46％	2.31％	0.63％

最后一栏示出了来自总数4×4的4×4的百分比。例如，当乘以94.85％、55.7％和48.27％时，得到4×4的空/部分值的总数，表明根据4×4总数，其中25.53％为空/全点亮。

因此，少于百分之一的时间，需要多于两个边。因此，减少跨度块的性能影响很小，但对管芯面积有很大影响。

图3示出了一个实施例的框图。描述的情况是针对4x MSAA(12，12，8，8)。边界框22包含关于包含基元的矩形的信息(图1或图2)。超出边界框的任何内容都是无效的。边界框确定出现在框外的跨度并将其标记为空。边界框22获得左上角和右下角的x，y坐标以及相关线或边的公式。

跨度选择框24确定针对每个边0-3，部分、空和完全覆盖的跨度。它们针对基元边使用相同的线性方程：

L₀(x，y)＝Lo_16x16+ΔL_x+ΔL_y.

其中ΔL_x是x方向上基元边的范围，ΔL_y是y方向上的基元边的范围。

在图22中，线A是针对三角形T计算的边。其线性方程是：

C+m*x+y＝0

Lo+Ly*x+Lx*y＝0

Lo是该行击中Y轴的位置。想法是使它为0。现在A线上方的任何一点都是正的，而A线下方的任何一点都是负的，如图23所示。

点B是正的，是边的正的部分，而点C是负的部分。如果要处理16x16(像素，兆跨度)，则图24中示出的Lo_16x16是穿过兆跨度的中心的线性方程。

Lo(x，y)只是任何点x，y所具有的值。如果它是正的，它可能在三角形T内，而如果它是负的，则它在三角形T之外。为了找到Lo(x，y)，需要针对点的初始Lo。那么新的点是

Lo(x，y)-Lo(origx，origy)+Lx(origx-x)+Ly(orig-y)。如果新的Lo(x，y)大于0，则该点可能在三角形内。如果对于所有边Lo(x，y)≥0，则该点在三角形内。

跨度选择框检查4×4块的四个角并且使用对称来减少十二个跨度块26和八跨度块28中的比较电路的数量。如果L₀(x，y)大于零，则边或线完全位于框内。如果L₀(x，y)小于0，则边或线完全位于框外。如果L₀(x，y)等于零，则边位于框边上。

部分跨度是具有正和负L₀(x，y)的跨度。因此，部分跨度可以被发现和处理，而忽略其他、非部分跨度。

图4示出了对于4x MSAA示例存在的对称性。每个边只需要十二个比较来评估整个16x16块。例如，Lo₀＝-Lo₂₄＝-8L_x-8L_y。

L₀(x，y)＝Lo_16x16-8*L_x-8L_y＞0

如同Lo_16x16那样，-8L_x和-8L_y可以是正的或负的。如果两者都是正的，拐角点亮，如果两者都是负的，拐角没有点亮并且不需要比较。但是互补的拐角会有不同的标志，所以这两个值需要进行比较。这减少了一半的比较数量。

因此，看图4，中心标记为12。如果诸如左上角的点0之类的不同点相对于点12被确定，则其位于-8L_x-8L_y。因此，圆圈中不同点的位置值显示在图的右侧。

然后，为了计算Lo以到特定样本，该公式为：

L₀(x，y)＝Lo_16x16+ΔLo_4x4+ΔL_MSAA+ΔLo_pixel＞0其中ΔL_MSAA＝ΔL_MSAA＝L_x*n_i+L_y*m_i，并且其中n_i和m_i是样本。样本数取决于MSAA类型(即1x MSAA、2x MSAA等)。

图3中的电路40执行该计算。它包括跨度/像素中心nL_x+mL_y计算42和L_o到特定样本计算器44。

图5示出了值Lo_4x4。Lo_4x4对称性用于减少计算所有16个值所需的乘法器数量。如图所示，Lo_16x16位于像素输入的中心。所以相对于Lo_16x16，Lo_4x4-i是4×4中心Lo。

图6示出了属性Lo_pixel＝Lo_4x4÷4。图5在左侧部分示出，这些值被用作比较器的输入并且还用于以下公式的加法器：

Lo_16x16+ΔLo_4x4+L_x*n_i+L_y*m_i

图6示出了在相同的4×4跨度中像素之间也是如何对称的。本文所评估的公式为：

Lo_16x16+ΔLo_4x4+L_x*n_i+L_y*m_i＞Lo_pixel.

图7示出了如何在八个跨度块28中产生以上公式的细节，其中Lo_16x16是针对16×16像素输入的中心的L_o值，它是该块的输入，并且Lo_4x4是自16x16像素输入中心到4×4中心的Lo。Lo_pixel或Lo_pix是从4×4中心到像素中心的Lo。L_MSAA是从像素中心到样本的距离。即，由加法器92加算Lo_16x16以确定nL_y+mL_y。然后这个总和由加法器94加到Lo_4x4以得到Lo_16x16+Lo_4x4nL_y+mL_y。触发器(FF)96用于存储结果。然后在比较器70中将该总和与Lo像素进行比较。

引脚98中的每个分别接收输入L_x+L_y，L_x+3L_y，3L_x+L_y，L_x-L_y，L_x-3L_y和3L_x-L_y中的一个，并将其存储在触发器99中。每个引脚94接收输入L_o、L_x或L_y中的一个。引脚94中的每个接收n_o，m_o...n₇，m_o。单元95中的每个计算(n_oL_x+m_oL_y)..(n7L_x+m7L_y)中的一个。结果然后可以经由输出多路复用器84而可访问。

图8示出了十二跨度块26的框图。图8示出了输入31和输出多路复用器32。它像上面描述的图7一样操作。

逻辑块30(图3)检测具有更多部分跨度的边并将其指派给十二个跨度块26，并且将具有较小量的部分跨度的边指派给八个跨度块28。输出多路复用器32取比较块(CMP)90(图7和图8)的输出并将它们发送到正确输出跨度。最终掩码计算块34对所有输出执行逻辑与并产生最终掩码。

图9中所示的序列100可以用软件、固件和/或硬件来实现。在软件和固件实施例中，其可以通过存储在一个或多个非暂时性计算机可读介质(例如，磁性、光学或半导体存储)中的计算机执行的指令来实现。

如框102中所示，序列100通过接收像素输入而开始。然后该输入被划分为块，如框104所示。

可以获得部分跨度的最大数量，如框106所示。这可以例如基于图元的类型和/或多重采样抗锯齿的类型来完成。然后，可以使用该信息来确定块的数量，如框108中所示。最后，如框110中所示，对块进行光栅化。

图10是根据实施例的处理系统100的框图。在各种实施例中，系统100包括一个或多个处理器102和一个或多个图形处理器108，并且可以是单处理器桌面系统、多处理器工作站系统或具有大量处理器102或处理器核心107的服务器系统。在一个实施例中，系统100是结合在用于移动、手持或嵌入式设备中的片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或者并入在基于服务器的游戏平台、包括游戏和媒体控制台的游戏控制器、移动游戏控制台、手持游戏控制台或在线游戏控制台内。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可以包括、与其耦合或集成在可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备)内。在一些实施例中，数据处理系统100是具有一个或多个处理器102和由一个或多个图形处理器108生成的图形界面的电视或机顶盒设备。

在一些实施例中，一个或多个处理器102各自包括一个或多个处理器核心107以处理指令，所述指令在被执行时执行用于系统和用户软件的操作。在一些实施例中，一个或多个处理器核心107中的每一个被配置为处理特定指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)或经由极长指令字(VLIW)的计算。多个处理器核心107可以各自处理不同的指令集109，其可以包括用于促进其他指令集的模拟的指令。处理器核心107还可以包括其他处理设备，诸如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可具有单个内部高速缓存或多个级别的内部高速缓存。在一些实施例中，高速缓存存储器在处理器102的各种组件之间共享。在一些实施例中，处理器102还使用外部高速缓存(例如，级别3(L3)高速缓存或最终级高速缓存(LLC))(未示出)，其可以使用已知的高速缓存一致性技术在处理器核心107之间共享。处理器102中另外包括寄存器文件106，其可以包括不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)以用于存储不同类型的数据。一些寄存器可以是通用寄存器，而其他寄存器可以专用于处理器102的设计。

在一些实施例中，处理器102耦合到处理器总线110以在处理器102和系统100中的其他组件之间传输诸如地址、数据或控制信号之类的通信信号。在一个实施例中，系统100使用示例性‘集线器’系统架构，包括存储器控制器集线器116和输入输出(I/O)控制器集线器130。存储器控制器集线器116促进存储器设备与系统100的其他组件之间的通信，而I/O控制器集线器(ICH)130经由本地I/O总线提供到I/O设备的连接。在一个实施例中，存储器控制器集线器116的逻辑被集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备或具有合适性能以充当进程存储器的一些其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器来操作，以存储数据122和指令121以供当一个或多个处理器102执行应用或进程时使用。存储器控制器集线器116还与可选的外部图形处理器112耦合，该外部图形处理器112可以与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 130使外围设备能够经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发器126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如硬盘驱动器、闪存存储器等)以及用于将传统(例如，个人系统2(PS/2))设备耦合到系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接诸如键盘和鼠标144组合之类的输入设备。网络控制器134还可以耦合到ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合到处理器总线110。将意识到，所示的系统100是示例性的而不是限制性的，因为还可以使用不同配置的其他类型的数据处理系统。例如，I/O控制器集线器130可以被集成在一个或多个处理器102内，或者存储器控制器集线器116和I/O控制器集线器130可以被集成到离散的外部图形处理器(诸如外部图形处理器112)中。

图11是具有一个或多个处理器核心202A-202N、集成存储器控制器214和集成图形处理器208的处理器200的实施例的框图。图11的与本文任何其它附图的元件具有相同的附图标记(或名称)的那些元件可以以与本文其他地方所描述类似的任何方式操作或起作用，但不限于此。处理器200可以包括额外的核心多达以下并且包括由虚线框表示的额外的核心202N。处理器核心202A-202N中的每一个包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核心还可以存取一个或多个共享高速缓存单元206。

内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器分层结构。高速缓存存储器分层结构可以在每个处理器核心中包括至少一个级别的指令和数据高速缓存以及一个或多个级别的共享中级高速缓存，例如级别2(L2)、级别3(L3)、级别4(L4)或其他级别的高速缓存，其中外部存储器之前的最高级别的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑保持各种高速缓存单元206和204A-204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核心210。一个或多个总线控制器单元216管理一组外围总线，例如一个或多个外围设备组件互连总线(例如，PCI、快速PCI)。系统代理核心210针对各种处理器组件提供管理功能。在一些实施例中，系统代理核心210包括一个或多个集成存储器控制器214以管理对各种外部存储器设备(未示出)的存取。

在一些实施例中，处理器核心202A-202N中的一个或多个包括对同时多线程的支持。在这样的实施例中，系统代理核心210包括用于在多线程处理期间协调和操作核心202A-202N的组件。系统代理核心210可以另外包括功率控制单元(PCU)，其包括用于调节处理器核心202A-202N和图形处理器208的功率状态的逻辑和组件。

在一些实施例中，处理器200另外包括图形处理器208以执行图形处理操作。在一些实施例中，图形处理器208与该组共享高速缓存单元206以及与包括一个或多个集成存储器控制器214的系统代理核心210耦合。在一些实施例中，显示控制器211与图形处理器208耦合以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的独立模块，或者可以集成在图形处理器208或系统代理核心210内。

在一些实施例中，使用基于环的互连单元212来耦合处理器200的内部组件。然而，可以使用替代的互连单元，诸如点对点互连、交换互连或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块218(诸如eDRAM模块)之间的通信的封装I/O互连。在一些实施例中，处理器核202-202N和图形处理器208中的每一个使用嵌入式存储器模块218作为共享的最后级高速缓存。

在一些实施例中，处理器核心202A-202N是执行相同指令集架构的同质核心。在另一个实施例中，处理器核心202A-202N在指令集架构(ISA)方面是异构的，其中一个或多个处理器核心202A-N执行第一指令集，而其他核心中的至少一个核心执行第一指令集的子集或不同的指令集。在一个实施例中，就微架构而言，处理器核心202A-202N是异构的，其中具有相对较高功耗的一个或多个核心与具有较低功耗的一个或多个功率核心耦合。另外，除了其他组件之外，处理器200可以在一个或多个芯片上实现，或者作为具有除了其它组件之外的所示组件的SoC集成电路来实现。

图12是图形处理器300的框图，其可以是离散图形处理单元，或者可以是与多个处理核心集成的图形处理器。在一些实施例中，图形处理器经由存储器映射的I/O接口与图形处理器上的寄存器以及放置在处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存，和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302以将显示输出数据驱动到显示设备320。显示控制器302包括用于一个或多个覆盖平面的硬件，用于多层视频或用户面元素的显示和合成。在一些实施例中，图形处理器300包括视频编解码器引擎306，以将媒体编码为一个或多个媒体编码格式，从一个或多个媒体编码格式解码，或在从一个或多个媒体编码格式之间转码，媒体编码格式包括但不限于运动图像专家组(MPEG)格式，例如诸如H.264/MPEG-4AVC的MPEG-2、高级视频编码(AVC)格式，以及电影和电视工程师协会(SMPTE)421M/VC-1和联合图像专家组(JPEG)格式，如JPEG和运动JPEG(MJPEG)格式。

在一些实施例中，图形处理器300包括块图像传输(BLIT)引擎304以执行二维(2D)光栅化器操作，包括例如位边界块传输。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个组件来执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括3D管线312，其用于执行3D操作，诸如使用作用于3D基元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D管线312包括执行元件内的各种任务和/或将执行线程产生到3D/媒体子系统315的可编程和固定功能元件。尽管3D管线312可以用于执行媒体操作，但是GPE 310的实施例还包括专门用于执行媒体操作(例如视频后处理和图像增强)的媒体管线316。

在一些实施例中，媒体管线316包括固定功能或可编程逻辑单元，其用于代替或代表视频编解码引擎306执行一个或多个专用媒体操作，诸如视频解码加速、视频去隔行和视频编码加速。在一些实施例中，媒体管线316另外包括线程产生单元，其用于产生用于在3D/媒体子系统315上执行的线程。产生的线程执行用于3D/媒体子系统315中包括的一个或多个图形执行单元上的媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D管线312和媒体管线316产生的线程的逻辑。在一个实施例中，管线将线程执行请求发送到3D/媒体子系统315，其包括用于仲裁并将各种请求分派给可用的线程执行资源的线程分派逻辑。执行资源包括一系列图形执行单元来处理3D和媒体线程。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括共享存储器(包括寄存器和可寻址存储器)以在线程之间共享数据并存储输出数据。

图13是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图12中所示的GPE 310的一个版本。图7中的具有与本文的任何其它图中的元件相同的附图标记(或名称)的元件可以以类似于在本文其他地方描述的任何方式进行操作，但不限于此。

在一些实施例中，GPE 410与命令流式传送器403耦合，命令流式传送器403向GPE3D和媒体管线412、416提供命令流。在一些实施例中，命令流式传送器403耦合到存储器，存储器可以是系统存储器，或一个或多个内部高速缓存和共享高速缓存。在一些实施例中，命令流式传送器403从存储器接收命令并将命令发送到3D管线412和/或媒体管线416。这些命令是从存储用于3D管线412和媒体管线416的命令的环形缓冲器中取出的指令。在一个实施例中，环形缓冲器可以另外包括存储批量的多个命令的批量命令缓冲器。3D管线412和媒体管线416通过经由相应管线内的逻辑执行操作或通过将一个或多个执行线程调度到执行单元阵列414来处理命令。在一些实施例中，执行单元阵列414是可缩放的，使得阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。

在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)和执行单元阵列414耦合。在一些实施例中，采样引擎430针对执行单元阵列414提供存储器存取机制，其允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于针对媒体执行专用图像采样操作的逻辑。

在一些实施例中，采样引擎430中的专用媒体采样逻辑包括去噪/去隔行模块432、运动估计模块434以及图像缩放和滤波模块436。在一些实施例中，去噪/去隔行模块432包括用于对解码的视频数据执行去噪或去隔行算法中的一个或多个的逻辑。去隔行逻辑将隔行的扫描视频内容的交替场组合成单个视频。去噪逻辑减少或消除来自视频和图像数据的数据噪音。在一些实施例中，去噪逻辑和去隔行逻辑是运动自适应的，并且基于在视频数据中检测到的运动量使用空间或时间滤波。在一些实施例中，去噪/去隔行模块432包括专用运动检测逻辑(例如，在运动估计引擎434内)。

在一些实施例中，运动估计引擎434通过对视频数据执行诸如运动矢量估计和预测之类的视频加速功能来针对视频操作提供硬件加速。运动估计引擎确定描述连续视频帧之间的图像数据变换的运动矢量。在一些实施例中，图形处理器媒体编解码器使用视频运动估计引擎434来以宏块级别对视频执行操作，否则该宏块级别可能在计算上太密集以致于不能用通用处理器执行。在一些实施例中，运动估计引擎434通常可用于图形处理器组件以辅助对视频数据内的运动的方向或幅度敏感或适应的视频解码和处理功能。

在一些实施例中，图像缩放和滤波模块436执行图像处理操作以增强生成的图像和视频的视觉质量。在一些实施例中，缩放和滤波模块436在将数据提供给执行单元阵列414之前在采样操作期间处理图像和视频数据。

在一些实施例中，GPE 410包括数据端口444，其提供图形子系统对存储器存取的附加机制。在一些实施例中，数据端口444促进对如下的操作的存储器存取，所述操作包括渲染目标写入、常量缓冲器读取、临时存储器空间读取/写入和媒体表面访问。在一些实施例中，数据端口444包括高速缓存存储器空间以对存储器的存取进行高速缓存。高速缓存存储器可以是单个数据高速缓存，或者划分为用于经由数据端口对存储器存取的多个子系统的多个高速缓存(例如，渲染缓冲器高速缓存、常量缓冲器高速缓存等)。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程通过交换消息来与数据端口通信，交换消息是经由耦合GPE 410的子系统中的每个的数据分发互连的。

图14是图形处理器500的另一实施例的框图。图14中的具有与本文任何其他图的元件相同的附图标记(或名称)的元件可以以与本文其他地方所描述的任何类似的方式操作或起作用，但不限于此。

在一些实施例中，图形处理器500包括环形互连502、管线前端504、媒体引擎537和图形核心580A-580N。在一些实施例中，环形互连502将图形处理器耦合到包括其他图形处理器或一个或多个通用处理器核心的其他处理单元。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环形互连502接收批量命令。传入命令由管线前端504中的命令流式传送器503解释。在一些实施例中，图形处理器500包括可缩放执行逻辑以经由图形核心580A-580N执行3D几何处理和媒体处理。对于3D几何处理命令，命令流式传送器503将命令供应给几何管线536。对于至少一些媒体处理命令，命令流式传送器503将命令供应给与媒体引擎537耦合的视频前端534。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530和用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何管线536和媒体引擎537中的每一个均针对由至少一个图形核心580A提供的线程执行资源生成执行线程。

在一些实施例中，图形处理器500包括以模块化核心580A-580N(有时称为核心切片)为特征的可缩放线程执行资源，每个模块化核心具有多个子核心550A-550N、560A-560N(有时称为核心子切片)。在一些实施例中，图形处理器500可具有任何数量的图形核心580A到580N。在一些实施例中，图形处理器500包括至少具有第一子核心550A和第二核心子核心560A的图形核心580A。在其他实施例中，图形处理器是具有单个子核心(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核心580A-580N，每个图形核心包括一组第一子核心550A-550N和一组第二子核心560A-560N。该组第一子核心550A-550N中的每个子核心至少包括第一组执行单元552A-552N和媒体/纹理采样器554A-554N。该组第二子核心560A-560N中的每个子核心至少包括第二组执行单元562A-562N和采样器564A-564N。在一些实施例中，每个子核心550A-550N，560A-560N共享一组共享资源570A-570N。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以被包括在图形处理器的各种实施例中。

图15示出了包括在GPE的一些实施例中采用的处理元件阵列的线程执行逻辑600。图15中的具有与本文任何其它图的元件相同的附图标记(或名称)的元件可以以与本文其他地方所描述的任何类似的方式操作或起作用，但不限于此。

在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的组件经由链接到每个组件的互连结构互连。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元阵列608A-608N中的一个或多个的到存储器(例如系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如608A)是能够执行多个并发线程并针对每个线程并行处理多个数据元素的单独矢量处理器。在一些实施例中，执行单元阵列608A-608N包括任何数量的单独执行单元。

在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行包括对许多标准3D图形着色器指令的本机支持的指令集，使得来自图形库(例如，Direct 3D和OpenGL)的着色器程序以最小的平移执行。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。

执行单元阵列608A-608N中的每个执行单元对数据元素阵列进行操作。数据元素的数量是“执行大小”或指令的通道数量。执行通道是指令内数据元素访问、掩蔽和流程控制的逻辑执行单位。通道的数量可以独立于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据(SIMD)指令。各种数据元素可以作为封装的数据类型存储在寄存器中，并且执行单元将基于元素的数据大小处理各种元素。例如，当在256位宽度的矢量上操作时，矢量的256位被存储在寄存器中，并且执行单元对作为四个独立的64位封装的数据元素(四字(QW)大小的数据元素)、8个独立的32位封装的数据元素(双字(DW)大小的数据元素)、16个独立的16位封装的数据元素(字(W)大小的数据元素)或32个独立的8位数据元素(字节(B)大小的数据元素)的矢量进行操作。但是，不同的矢量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)被包括在线程执行逻辑600中以对用于执行单元的线程指令进行高速缓存。在一些实施例中，包括一个或多个数据高速缓存(例如，612)以在线程执行期间高速缓存线程数据。在一些实施例中，包括采样器610以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以在将采样数据提供给执行单元之前，在采样过程期间处理纹理或媒体数据。

在执行期间，图形和媒体管线经由线程产生和分派逻辑将线程发起请求发送到线程执行逻辑600。在一些实施例中，线程执行逻辑600包括本地线程分派器604，其对来自图形和媒体管线的线程发起请求进行仲裁并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何管线(例如，图8的536)将顶点处理、曲面细分或几何处理线程分派给线程执行逻辑600(图15)。在一些实施例中，线程分派器604还可以处理来自正在执行的着色器程序的运行时线程产生请求。

一旦一组几何对象已经被处理并光栅化为像素数据，则调用像素着色器602以进一步计算输出信息并使结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板缓冲器等等)。在一些实施例中，像素着色器602计算要在光栅化对象上内插的各种顶点属性的值。在一些实施例中，像素着色器602然后执行应用编程接口(API)供应的像素着色器程序。为了执行像素着色器程序，像素着色器602经由线程分派器604将线程分派给执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来存取存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术运算针对每个几何片段计算像素颜色数据，或从进一步处理中丢弃一个或多个像素。

在一些实施例中，数据端口614针对线程执行逻辑600提供存储器存取机制，将经处理的数据输出到存储器以在图形处理器输出管线上进行处理。在一些实施例中，数据端口614包括或耦合到一个或多个高速缓存存储器(例如，数据高速缓存612)以对数据高速缓存以用于经由数据端口对存储器存取。

图16是示出了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框示出通常包含在执行单元指令中的组件，而虚线包括可选组件或仅包含在指令的子集中的组件。在一些实施例中，所描述和示出的指令格式700是宏指令，因为它们是供应给执行单元的指令，而不是在处理指令时由指令解码产生的微操作。

在一些实施例中，图形处理器执行单元本地支持128位格式710的指令。基于所选择的指令、指令选项和操作数的数量，64位压缩指令格式730可用于某些指令。原生128位格式710提供对所有指令选项的访问，而一些选项和操作受限于64位格式730。以64位格式730可用的原生指令因实施例而异。在一些实施例中，部分地使用索引字段713中的一组索引值来压缩指令。执行单元硬件基于索引值参考一组压缩表，并使用压缩表输出来重建128位格式710的原生指令。

对于每种格式，指令操作码712定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行执行每条指令。例如，响应于添加指令，执行单元在表示纹理元素或图片元素的每个颜色通道上执行同时添加操作。默认情况下，执行单元在操作数的所有数据通道上执行每条指令。在一些实施例中，指令控制字段714使得能够控制某些执行选项，诸如信道选择(例如，预测)和数据信道顺序(例如，调配)。对于128位指令710，执行大小字段716限制将被并行执行的数据信道的数量。在一些实施例中，执行大小字段716不可用于64位压缩指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数src0 722、srd 722和一个目的地操作数718。在一些实施例中，执行单元支持双目的地指令，其中目的地之一是隐含的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与指令一起传递的立即数(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式信息726，其指定例如是否使用直接寄存器寻址模式或间接寄存器寻址模式。当使用直接寄存器寻址模式时，一个或多个操作数的寄存器地址直接由指令710中的位提供。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定该指令的地址模式和/或访问模式。在一个实施例中，访问模式用于针对该指令定义数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令710可以针对源操作数和目的地操作数使用字节对齐寻址，并且当处于第二模式时，指令710可以针对所有源操作数和目的地操作数使用16字节对齐寻址。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组以简化操作码解码740。对于8位操作码，位4、5和6允许执行单元确定操作码的类型。所示的精确操作码分组仅仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令为0000xxxxb的形式并且逻辑指令为0001xxxxb的形式。流控制指令组744(例如，调用、跳转(jmp))包括形式为0010xxxxb(例如，0x20)的指令。杂项指令组746包括指令混合，其包括以0011xxxxb(例如，0x30)形式的同步指令(例如，等待，发送)。并行数学指令组748包括0100xxxxb(例如，0x40)形式的分量算术指令(例如，加法、乘法(mul))。并行数学组748跨数据通道并行执行算术运算。矢量数学组750包括形式为0101xxxxb(例如，0x50)的算术指令(例如，dp4)。矢量数学组对矢量操作数执行算术运算，例如点积计算。

图17是图形处理器800的另一实施例的框图。图17中的具有与本文任何其他图的元件相同的附图标记(或名称)的元件可以以与本文其他地方所描述的任何类似的方式操作或起作用，但不限于此。

在一些实施例中，图形处理器800包括图形管线820、媒体管线830、显示引擎840、线程执行逻辑850和渲染输出管线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核心的多核处理系统内的图形处理器。图形处理器通过向一个或多个控制寄存器(未示出)的寄存器写入或经由环形互连802向图形处理器800发出的命令来控制。在一些实施例中，环形互连802将图形处理器800耦合到其他处理组件，诸如其他图形处理器或通用处理器。来自环形互连802的命令由命令流式传送器803解释，命令流式传送器803向图形管线820或媒体管线830的各个组件供应指令。

在一些实施例中，命令流式传送器803引导从存储器读取顶点数据的顶点获取器805的操作，并且执行由命令流式传送器803提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831将执行线程分派给执行单元852A、852B来执行顶点处理指令。

在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的矢量处理器的阵列。在一些实施例中，执行单元852A、852B具有附接的L1高速缓存851，其专用于每个阵列或在阵列之间共享。高速缓存可以配置为数据高速缓存、指令高速缓存或被划分以在不同分区中包含数据和指令的单个高速缓存。

在一些实施例中，图形管线820包括曲面细分组件以执行3D对象的硬件加速的曲面细分。在一些实施例中，可编程外壳着色器811配置曲面细分操作。可编程域着色器817提供曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上操作并且包含专用逻辑以基于作为输入提供给图形管线820的粗略几何模型来生成一组详细几何对象。在一些实施例中，如果不使用曲面细分，则曲面细分组件811、813、817可以被绕过。

在一些实施例中，完整的几何对象可以由几何着色器819经由分派到执行单元852A、852B的一个或多个线程来处理，或者可以直接进行到裁剪器829。在一些实施例中，几何着色器在整个几何对象上进行操作，而不是像在图形管线的先前阶段中那样在顶点或顶点片上进行操作。如果曲面细分被禁用，则几何着色器819从顶点着色器807接收输入。在一些实施例中，如果曲面细分单元被禁用，则几何着色器819能够由几何着色器程序编程以执行几何曲面细分。

在光栅化之前，裁剪器829处理顶点数据。裁剪器829可以是固定功能裁剪器或具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出管线870中的光栅化器/深度873调度像素着色器以将几何对象转换为其每像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可以绕过光栅化器873并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有允许数据和消息在处理器的主要组件之间传递的互连总线、互连结构或一些其他互连机制。在一些实施例中，执行单元852A，852B和关联的高速缓存851、纹理和媒体采样器854以及纹理/采样器高速缓存858经由数据端口856互连以执行存储器存取并且与处理器的渲染输出管线组件进行通信。在一些实施例中，采样器854、高速缓存851、858和执行单元852A、852B各自具有分离的存储器存取路径。

在一些实施例中，渲染输出管线870包含将基于顶点的对象转换为关联的基于像素的表示的光栅化器和深度测试组件873。在一些实施例中，光栅器逻辑包括加窗器/掩蔽器单元，以执行固定功能三角形和线光栅化。在一些实施例中，相关联的渲染高速缓存878和深度高速缓存879也是可用的。像素操作组件877对数据执行基于像素的操作，尽管在一些实例中，与2D操作相关联的像素操作(例如，具有混合的位块图像传送)由2D引擎841执行，或者在显示时通过显示器控制器843使用重叠显示平面替代。在一些实施例中，共享的L3高速缓存875可用于所有图形组件，允许在不使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体管线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流式传送器803接收管线命令。在一些实施例中，媒体管线830包括单独的命令流式传送器。在一些实施例中，视频前端834在将命令发送到媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎337包括线程产生功能以产生线程从而经由线程分派器831分派给线程执行逻辑850。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800的外部并经由环形互连802或一些其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D管线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是如膝上型计算机之类的系统集成显示设备，或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形管线820和媒体管线830能够配置成基于多个图形和媒体编程接口来执行操作，并且不特定于任何一种应用编程接口(API)。在一些实施例中，用于图形处理器的驱动器软件将对特定图形或媒体库特定的API调用转换成可由图形处理器处理的命令。在一些实施例中，针对来自Khronos Group的开放图形库(OpenGL)和开放计算语言(OpenCL)、来自微软公司的Direct3D库提供支持，或者可以向OpenGL和D3D提供支持。也可以对开源计算机视觉库(OpenCV)提供支持。如果能够从未来API的管线到图形处理器的管线进行映射，则还将支持具有兼容3D管线的未来API。

图18A是示出了根据一些实施例的图形处理器命令格式900的框图。图18B是示出了根据一个实施例的图形处理器命令序列910的框图。图18A中的实线框示出了通常包括在图形命令中的组件，而虚线包括可选的或仅包含在图形命令的子集中的组件。图18A的示例性的图形处理器命令格式900包括用于标识该命令的目标客户端902、命令操作码(操作码)904以及该命令的相关数据906的数据字段。子操作码905和命令大小908也包含在一些命令中。

在一些实施例中，客户端902指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调节命令的进一步处理并将命令数据路由到适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每个客户端单元都有处理这些命令的相应处理管线。一旦客户端单元接收到该命令，客户端单元就读取操作码904和子操作码905(如果存在)以确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。对于某些命令，预期明确的命令大小908以指定命令的大小。在一些实施例中，命令解析器基于命令操作码来自动确定命令中的至少一些的大小。在一些实施例中，命令经由双字的倍数对齐。

图18B中的流程示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示命令序列的一个版本来设置、执行并终止一组图形操作。仅出于示例的目的示出和描述示例命令序列，因为实施例不限于这些特定命令或该命令序列。而且，命令可以作为命令序列中的一批命令发布，使得图形处理器将至少部分地同时处理命令序列。

在一些实施例中，图形处理器命令序列910可以以管线刷新命令912开始，以使任何活动图形管线完成管线的当前未决命令。在一些实施例中，3D管线922和媒体管线924不同时操作。执行管线刷新以使活动图形管线完成任何未决命令。响应于管线刷新，图形处理器的命令解析器将暂停命令处理，直到活动绘图引擎完成未决操作并且相关读取高速缓存失效。可选地，渲染高速缓存中标记为“脏”的任何数据都可以刷新到存储器。在一些实施例中，管线刷新命令912可以用于管线同步或者在将图形处理器置于低功率状态之前使用。

在一些实施例中，当命令序列要求图形处理器在管线之间明确切换时使用管线选择命令913。在一些实施例中，在发布管线命令之前，在执行上下文中仅需要一次管线选择命令913，除非该上下文将发布针对两个管线的命令。在一些实施例中，紧接在经由管线选择命令913的管线切换之前需要管线刷新命令912。

在一些实施例中，管线控制命令914配置图形管线以用于操作，并用于对3D管线922和媒体管线924进行编程。在一些实施例中，管线控制命令914配置活动管线的管线状态。在一个实施例中，管线控制命令914被用于管线同步并且在处理一批命令之前清除来自活动管线内的一个或多个高速缓存存储器的数据。

在一些实施例中，返回缓冲器状态命令916被用于配置一组返回缓冲器以便相应管线写入数据。一些管线操作需要分配、选择或配置一个或多个返回缓冲器，操作在处理期间将中间数据写入该返回缓冲器。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并执行交叉线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于一组管线操作。

命令序列中的其余命令基于用于操作的活动管线而不同。基于管线确定920，命令序列针对从3D管线状态930开始的3D管线922或从媒体管线状态940开始的媒体管线924而定制。

用于3D管线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态以及在处理3D基元命令之前要配置的其他状态变量的3D状态设置命令。这些命令的值至少部分基于正在使用的特定3D API来确定。在一些实施例中，如果某些管线元件将不被使用，3D管线状态930命令还能够选择性地禁用或绕过那些元件。

在一些实施例中，3D基元932命令被用于提交将由3D管线处理的3D基元。经由3D基元932命令传递给图形处理器的命令和相关联的参数被转发到图形管线中的顶点获取函数。顶点获取函数使用3D基元932命令数据来生成顶点数据结构。顶点数据结构存储在一个或多个返回缓冲器中。在一些实施例中，3D基元932命令被用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D管线922将着色器执行线程分派给图形处理器执行单元。

在一些实施例中，3D管线922经由执行934命令或事件来触发。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“开始”或“踢”命令来触发执行。在一个实施例中，使用管线同步命令来触发命令执行以通过图形管线刷新命令序列。3D管线将执行针对3D基元的几何处理。一旦操作完成，得到的几何对象被光栅化，并且像素引擎对所得像素着色。用于控制像素着色和像素后端操作的附加命令也可以包含以用于这些操作。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910在媒体管线924路径之后。通常，针对媒体管线924的具体使用和编程方式取决于要执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被卸载到媒体管线。在一些实施例中，媒体管线也可以被绕过，并且可以使用由一个或多个通用处理核心提供的资源来全部或部分地执行媒体解码。在一个实施例中，媒体管线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中图形处理器用于使用与图形基元的渲染不明确相关的计算着色器程序来执行SIMD矢量操作。

在一些实施例中，媒体管线924以与3D管线922类似的方式配置。在媒体对象命令942之前，一组媒体管线状态命令940被分派或放入命令队列中。在一些实施例中，媒体管线状态命令940包括用于配置将被用来处理媒体对象的媒体管线元素的数据。这包括用于配置媒体管线内的视频解码和视频编码逻辑的数据，如编码或解码格式。在一些实施例中，媒体管线状态命令940还支持使用指向包含一批状态设置的“间接”状态元素的一个或多个指针。

在一些实施例中，媒体对象命令942供应指向媒体对象的指针以用于由媒体管线处理。媒体对象包括包含要处理的视频数据的存储器缓冲器。在一些实施例中，在发布媒体对象命令942之前，所有媒体管线状态必须是有效的。一旦管线状态被配置并且媒体对象命令942入队，则媒体管线924经由执行命令944或等同的执行事件(例如寄存器写入)触发。然后，来自媒体管线924的输出可以由3D管线922或媒体管线924提供的操作进行后处理。在一些实施例中，GPGPU操作以与媒体操作类似的方式被配置和执行。

图19示出了根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020和至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032和一个或多个通用处理器核心1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，其包括着色器指令1012。着色器语言指令可以是高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色语言(GLSL)。该应用还包括适用于由通用处理器核心1034执行的机器语言的可执行指令1014。该应用还包括由顶点数据定义的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的操作系统、专有类UNIX操作系统或者使用Linux内核的变体的开源类UNIX操作系统。当Direct3DAPI被使用时，操作系统1020使用前端着色器编译器1024来将HLSL中的任何着色器指令1012编译成较低级着色器语言。编译可以是即时(JIT)编译或应用可以执行着色器预编译。在一些实施例中，在编译3D图形应用1010期间将高级着色器编译成低级着色器。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027以将着色器指令1012转换成硬件特定表示。当OpenGL API被使用时，GLSL高级语言的着色器指令1012被传递给用户模式图形驱动器1026以供编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。

至少一个实施例的一个或多个方面可以通过代表和/或定义诸如处理器之类的集成电路内的逻辑的存储在机器可读介质上的代表性代码来实现。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可以使机器制造逻辑以执行本文描述的技术。被称为“IP核”的这种表示是用于集成电路的逻辑的可重用单元，其可以作为描述集成电路的结构的硬件模型存储在有形的、机器可读介质上。硬件模型可以供应给各种客户或制造设施，这些客户或制造设施在制造集成电路的制造机器上加载硬件模型。集成电路可以被制造为使得电路执行结合本文描述的任何实施例描述的操作。

图20是示出了根据实施例的可用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成模块化的、可重用的设计，其可以被结合到更大的设计中或被用于构建整个集成电路(例如，SOC集成电路)。设计工具1130可以用高级编程语言(例如，C/C++)生成IP核设计的软件模拟1110。软件模拟1110可以用于使用模拟模型1112来设计、测试和验证IP核的行为。模拟模型1112可以包括功能、行为和/或时序模拟。然后，可以根据模拟模型1112来创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号流进行建模的集成电路的行为的抽象，包括使用建模的数字信号执行的关联逻辑。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管级的较低级设计。因此，初始设计和模拟的具体细节可能会有所不同。

RTL设计1115或等同物可以进一步由设计工具合成为硬件模型1120，其可以是硬件描述语言(HDL)或物理设计数据的一些其他表示。可以进一步模拟或测试HDL以验证IP核设计。可以使用非易失性存储器1140(例如，硬盘、闪存或任何非易失性存储介质)来存储IP核设计，以便传送到第三方制造设施1165。可替代地，IP核设计可以通过有线连接1150或无线连接1160被发送(例如，经由因特网)。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可以被配置为根据本文描述的至少一个实施例执行操作。

图21是示出了根据实施例的可以使用一个或多个IP核制造的芯片集成电路1200上的示例性系统的框图。示例性集成电路包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可以另外包括图像处理器1215和/或视频处理器1220，其中的任何一个可以是来自相同或多个不同的设计工具的模块化IP核。集成电路包括外围设备或总线逻辑，其包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路可包括显示设备1245，显示设备1245耦合到以下中的一个或多个：高清晰度多媒体接口(HDMI)控制器1250和移动工业处理器接口(MIPI)显示接口1255。存储可以由包括闪存和闪存控制器的闪存子系统1260提供。存储器接口可以经由存储器控制器1265被提供以访问SDRAM或SRAM存储器设备。一些集成电路还包括嵌入式安全引擎1270。

另外，集成电路1200的处理器中可以包括其他逻辑和电路，包括附加图形处理器/核心、外围接口控制器或通用处理器核心。

以下条款和/或示例涉及进一步的实施例：

一个示例实施例可以是一种方法，包括将像素输入划分为块，基于部分跨度的最大数量来确定所述块的数量，以及对所述块进行光栅化。该方法还可以包括提供具有不同数量的比较器的两个阵列。该方法还可以包括确定像素输入中的部分跨度的数量。该方法还可以包括基于部分跨度的数量来选择阵列。该方法还可以包括使部分跨度的最大数量基于基元的类型。该方法还可以包括使部分跨度的最大数量基于多重采样抗锯齿类型。该方法还可以包括将块的数量限制为四十。该方法还可以包括仅处理部分跨度。该方法还可以包括基于其具有正线性方程和负线性方程的事实来确定跨度是否是部分的。该方法还可以包括其中线性方程为Lo(x，y)＝Lo_16x16+ΔL_x+ΔL_y，其中ΔL_x是x方向上的基元边的范围，并且ΔL_y是y方向上的基元边的范围，并且Lo_16x16是通过16x16像素阵列的线性方程。

在另一示例实施例中，可以是存储用于执行序列的指令的一个或多个非暂时性计算机可读介质，所述指令包括将像素输入划分为块，基于部分跨度的最大数量来确定所述块的数量，以及对所述块进行光栅化。介质可以包括进一步存储指令，所述指令用于执行包括提供具有不同数量的比较器的两个阵列的序列。介质可以进一步存储指令，所述指令用于执行包括确定像素输入中的部分跨度的数量的序列。介质可以进一步存储指令，所述指令用于执行包括基于部分跨度的数量来选择阵列的序列。介质可以进一步存储指令，所述指令用于执行包括使部分跨度的最大数量基于基元的类型的序列。介质可以进一步存储指令，所述指令用于执行包括使部分跨度的最大数量基于多重采样抗锯齿类型的序列。介质可以进一步存储指令，所述指令用于执行包括将块的数量限制为四十的序列。介质可以进一步存储指令，所述指令用于执行包括仅处理部分跨度的序列。介质可以包括进一步存储指令，所述指令用于执行包括基于其具有正线性方程和负线性方程的事实来确定跨度是否是部分的序列。介质可以进一步存储指令，所述指令用于执行序列，其中线性方程是Lo(x，y)＝Lo_16x16+ΔL_x+ΔL_y，其中ΔL_x是x方向上的基元边的范围，并且ΔL_y是在y方向上的基元边的范围，并且Lo_16x16是通过16x16像素阵列的线性方程。

另一示例实施例可以是一种装置，包括处理器，处理器用于将像素输入划划分为块，基于部分跨度的最大数量来确定所述块的数量，并且对所述块进行光栅化，以及耦合到所述处理器的存储器。该装置可以包括所述处理器提供具有不同数量的比较器的两个阵列。该装置可以包括所述处理器确定像素输入中的部分跨度的数量。该装置可以包括所述处理器基于部分跨度的数量来选择阵列。该装置可以包括所述处理器使部分跨度的最大数量基于基元的类型。该装置可以包括所述处理器使得部分跨度的最大数量基于多重采样抗锯齿类型。该装置可以包括所述处理器将块的数量限制为四十。该装置可以包括所述处理器仅处理部分跨度。该装置可以包括所述处理器基于其具有正性方程和负线性方程的事实来确定跨度是否是部分的。该装置可以包括其中线性方程为Lo(x，y)＝Lo_16x16+ΔL_x+ΔL_y，其中ΔL_x是x方向上的基元边的范围，并且ΔL_y是y方向上的基元边的范围，并且Lo_16x16是通过16x16像素阵列的线性方程。

本文描述的图形处理技术可以在各种硬件架构中实现。例如，图形功能可以集成在芯片组内。可替代地，可以使用分立的图形处理器。作为又一个实施例，图形功能可以由包括多核处理器的通用处理器来实现。

整个说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开内涵盖的至少一个实现方式中。因此，短语“一个实施例”或“在实施例中”的出现不一定是指相同的实施例。此外，特定的特征、结构或特性可以以除了所示出的特定实施例以外的其他合适的形式来实现，并且所有这样的形式可以被包含在本申请的权利要求内。

尽管已经描述了有限数量的实施例，但是本领域技术人员将从其中意识到许多修改和变化。意图是所附权利要求覆盖落入本公开的真实精神和范围内的所有这些修改和变化。

Claims

1.一种方法，包括：

将像素输入划分为块，其中，块包括多个像素；

确定块的部分跨度的最大数量，其中，跨度是由一个基元边所覆盖的像素所组成的，并且其中，部分跨度是覆盖被点亮的像素以及未被点亮的像素二者的跨度；以及

仅对所述部分跨度进行光栅化。

2.如权利要求1所述的方法，包括提供具有不同数量的比较器的两个阵列。

3.如权利要求2所述的方法，包括确定所述像素输入中的部分跨度的数量。

4.如权利要求3所述的方法，包括基于所述部分跨度的数量来选择阵列。

5.如权利要求1所述的方法，包括使所述部分跨度的最大数量基于基元的类型。

6.如权利要求1所述的方法，包括使所述部分跨度的最大数量基于多重采样抗锯齿的类型。

7.如权利要求1所述的方法，其中，跨度包括多个4x4像素块，所述方法还包括将所述块的数量限制为四十。

8.如权利要求1所述的方法，包括通过确定跨度是否具有正线性方程和负线性方程二者来确定所述跨度是否是部分的。

9.如权利要求8所述的方法，其中，线性方程为Lo(x，y)＝Lo_16x16+ΔL_x+ΔL_y，其中，ΔL_x是x方向上的基元边的范围，并且ΔL_y是y方向上的基元边的范围，并且Lo_16x16是通过16x16像素阵列的线性方程。

10.一种装置，包括：

处理器，其用于：

将像素输入划分为块，其中，块包括多个像素，

确定块的部分跨度的最大数量，其中，跨度是由一个基元边所覆盖的像素组成的，并且其中，部分跨度是覆盖被点亮的像素以及未被点亮的像素二者的跨度，并且

仅对所述部分跨度进行光栅化；以及

耦合到所述处理器的存储器。

11.如权利要求10所述的装置，所述处理器提供具有不同数量的比较器的两个阵列。

12.如权利要求11所述的装置，所述处理器确定所述像素输入中的部分跨度的数量。

13.如权利要求12所述的装置，所述处理器基于所述部分跨度的数量来选择阵列。

14.如权利要求10所述的装置，所述处理器使所述部分跨度的最大数量基于所述基元的类型。

15.如权利要求10所述的装置，所述处理器使所述部分跨度的最大数量基于多重采样抗锯齿的类型。

16.如权利要求10所述的装置，其中，跨度包括多个4x4像素块，所述处理器将所述块的数量限制为四十。

17.如权利要求10所述的装置，所述处理器通过确定跨度是否具有正线性方程和负线性方程二者来确定所述跨度是否是部分的。

18.如权利要求17所述的装置，其中，线性方程是Lo(x，y)＝Lo_16x16+ΔL_x+ΔL_y，其中，ΔL_x是x方向上的基元边的范围，并且ΔL_y是y方向上的基元边的范围，并且Lo_16x16是通过16x16像素阵列的线性方程。