CN109219832B - 用于帧缓冲器压缩的方法和设备 - Google Patents

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Abstract

一种用于帧缓冲器压缩的设备和方法。例如，方法的一个实施例包括：识别用于压缩原始帧缓冲器图像的小波函数；使用所述小波函数来对所述原始帧缓冲器图像执行小波变换；使用所述小波函数的指定小波系数子集来构造近似图像函数；确定包括所述原始帧缓冲器图像与所述近似图像函数之间的差异的残差；以及存储所述残差以供随后用于根据所述近似图像函数来重建所述原始帧缓冲器图像。

Description

用于帧缓冲器压缩的方法和设备
背景技术
技术领域
本发明总体上涉及计算机处理器领域。更具体地，本发明涉及一种用于帧缓冲器压缩的设备和方法。
相关技术说明
通常，图形渲染可以使用范围广泛的计算机实现的技术从模型数据生成一个或多个图像。在一些实施方式中，颜色缓冲器可以是图形流水线中的最大带宽消耗者，并且可以通过颜色压缩技术来增强系统性能。
虽然已经存在若干已知的颜色缓冲器压缩技术，但是需要改进的解决方案来改进现有架构、特别是其中在中央处理单元(CPU)核与图形处理器之间共享存储器层级结构的架构的性能和电力使用情况。此外，考虑到对3D图形编解码器进行的改进，识别提供进一步存储器业务量降低的简单算法变得越来越具有挑战性。因此，可能需要更复杂的算法以便实现显著的附加优点。
附图说明
可以结合以下附图根据以下详细说明获得对本发明的更好理解，在附图中：
图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；
图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器；
图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器；
图4是用于图形处理器的图形处理引擎的实施例的框图；
图5是图形处理器的另一实施例的框图；
图6是包括处理元件的阵列的线程执行逻辑的框图；
图7示出了根据实施例的图形处理器执行单元指令格式；
图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑以及渲染输出流水线；
图9A是示出根据实施例的图形处理器命令格式的框图；
图9B是示出根据实施例的图形处理器命令队列的框图；
图10示出了根据实施例的用于数据处理系统的示例性图形软件架构；
图11展示了根据实施例的可以用于制造用于执行操作的集成电路的示例性IP核开发系统；
图12展示了根据实施例的可以使用一个或多个IP核来制作的示例性片上系统集成电路；
图13展示了用于压缩/解压缩帧缓冲器的架构的一个实施例；
图14展示了小波基函数的示例；
图15A展示了可以对其应用小波变换的示例性信号；
图15B和图15C展示了由对其中使用/排除了不同系数集合的小波变换的应用产生的信号；
图16展示了在一个实施例中对像素进行处理的顺序；并且
图17A和图17B展示了根据本发明的一个实施例的方法。
具体实施方式
在以下描述中，出于解释的目的，阐述了许多具体的细节以便提供对以下所述的本发明的实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些具体细节的情况下实践本发明的实施例将是明显的。在其他实例中，以框图的形式示出了公知的结构和设备以避免模糊本发明的实施例的基本原理。
示例性图形处理器架构和数据类型
系统概览
图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。
系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。
在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。
在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。
存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。
在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。
图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。
内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。
在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。
在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。
在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。
示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。
在一些实施例中，处理器核202A至202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。
图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。
3D/媒体处理
图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图3中示出的GPE 310的版本。图4具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件可以以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。
在一些实施例中，GPE 410与命令流转化器(command streamer)403耦合，所述命令流转化器403将命令流提供至GPE 3D和媒体流水线412、416。在一些实施例中，命令流转化器403耦合至存储器，所述存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D流水线412和/或媒体流水线416。这些命令是从环形缓冲器中取出的指令，该环形缓冲器存储用于3D和媒体流水线412、416的命令。在一个实施例中，环形缓冲器可以附加地包括存储批量的多个命令的批量命令缓冲器。3D和媒体流水线412、416通过以下方式来处理命令：经由相应流水线内的逻辑来执行操作；或将一个或多个执行线程分派给执行单元阵列414。在一些实施例中，执行单元阵列414是可缩放的，使得该阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。
在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)以及执行单元阵列414耦合。在一些实施例中，采样引擎430提供用于执行单元阵列414的存储器访问机制，所述存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于为媒体执行专业图像采样操作的逻辑。
在一些实施例中，采样引擎430中的专业媒体采样逻辑包括去噪/去隔行模块432、运动估计模块434以及图像缩放和过滤模块436。在一些实施例中，去噪/去隔行模块432包括用于对经解码的视频数据执行去噪或去隔行中的一者或多者的逻辑。去隔行逻辑将隔行的(interlaced)视频内容的交替场(alternating field)组合为单个视频帧。去噪逻辑降低或去除来自视频和图像数据的数据噪声。在一些实施例中，去噪逻辑和去隔行逻辑是运动自适应的，并且基于在视频数据中检测到的运动量来使用空间或时间上的过滤。在一些实施例中，去噪/去隔行模块432包括专用运动检测逻辑(例如，在运动估计引擎434内)。
在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能(诸如，运动向量估计和预测)来提供对视频操作的硬件加速。运动估计引擎确定运动向量，所述运动向量描述图像数据在连续的视频帧之间的变换。在一些实施例中，图形处理器媒体编解码器(codec)使用视频运动估计引擎434以在宏块层级上对视频执行操作，所述在宏块层级上对视频的操作否则可能会是太过计算密集的以致不能利用通用处理器来执行。在一些实施例中，运动估计引擎434一般可用于图形处理器部件以辅助视频解码和处理功能，所述视频解码和处理功能对视频数据内的运动的方向或幅度是敏感的或自适应于视频数据内的运动的方向或幅度。
在一些实施例中，图像缩放和过滤模块436执行图像处理操作以增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块436在将数据提供至执行单元阵列414之前的采样操作期间处理图像和视频数据。
在一些实施例中，GPE 410包括数据端口444，所述数据端口444为图形子系统提供访问存储器的附加机制。在一些实施例中，数据端口444促进用于操作的存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、抓取存储器空间读取/写入，以及媒体表面访问。在一些实施例中，数据端口444包括用于对存储器的访问进行高速缓存的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或者可被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存(例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存，等等)。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程通过经由数据分配互连交换消息来与数据端口通信，所述数据分配互连耦合GPE 410的子系统中的每一个。
执行单元
图5是图形处理器500的另一个实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。
在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。
在一些实施例中，图形处理器500包括可缩放线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可缩放线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。
图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元阵列608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每一个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时的线程并处理多个数据元素的单独的向量处理器。在一些实施例中，执行单元阵列608A-608N包括任何数量的单独执行单元。
在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行包括对许多标准的3D图形着色器指令的原生支持的指令集，使得以最少的转换来执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。
执行单元阵列608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。
执行单元指令集包括单指令多数据(SIMD)指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。
一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。
在执行期间，图形和媒体流水线经由线程繁衍和分派逻辑而将线程发起请求发送至线程执行逻辑600。在一些实施例中，线程执行逻辑600包括本地线程分派器604，所述本地线程分派器604仲裁来自图形和媒体流水线的线程发起请求，并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线(例如，图5的536)将顶点处理、曲面细分(tessellation)或几何处理线程分派给线程执行逻辑600(图6)。在一些实施例中，线程分派器604也可处理来自执行着色器程序的运行时线程繁衍请求。
一旦一组几何对象已被处理并光栅化成像素数据，就调用像素着色器602，以进一步计算输出信息并使结果被写入输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器602计算将跨光栅化的对象而被内插的各种顶点属性的值。在一些实施例中，像素着色器602随后执行应用编程接口(API)供应的像素着色器程序。为了执行像素着色器程序，像素着色器602经由线程分派器604而将线程分派给执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算用于每一个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。
图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。
在一些实施例中，图形处理器执行单元原生地支持采用128位格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位格式710的原生指令。
针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对128位指令710的，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 722、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。
在一些实施例中，128位指令格式710包括访问/地址模式信息726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令710中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令710可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令710可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。
在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。
图形流水线
图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。
在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。
在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件811、813、817进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。
在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器873进行旁路并且经由流出单元823访问未光栅化的顶点数据。
图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A、852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎337包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。
在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自Khronos Group的开放图形库(OpenGL)和开放计算语言(OpenCL)提供了支持，或者可向OpenGL和D3D两者提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图形流水线编程
图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。
在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。
图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。
在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。
在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。
在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。
在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组媒体流水线状态命令940分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。
在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由(多个)通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。当Direct3DAPI正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。
IP核实现
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。
图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于设计、测试并验证IP核的行为。然后可由仿真模型1110来创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。
可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。
图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。
此外，集成电路1200的处理器中可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
用于颜色缓冲器压缩的方法和设备
如所提及的，虽然已经存在若干已知的颜色缓冲器压缩技术，但是需要改进的解决方案来改进现有架构、特别是其中在中央处理单元(CPU)核与图形处理器之间共享存储器层级结构的架构的性能和电力使用情况。此外，考虑到对3D图形编解码器进行的改进，识别提供进一步存储器业务量降低的简单算法变得越来越具有挑战性。因此，可能需要更复杂的算法以便实现显著的附加优点。
本发明的实施例使用比现有架构中的压缩技术更激进且更复杂的压缩技术。通常，使用无损压缩技术来压缩颜色数据，使得颜色数据在没有质量损失的情况下被编码。使用无损技术可能限制可达到的压缩率，并且成功压缩的比率可能受到限制。然而，如果微小的质量损失是可接受的，则可以使用有损压缩技术来达到更大的压缩率，更大的压缩率可以提供更多成功的压缩尝试并且可以节省存储器带宽。此类带宽节省可以提高各种设备的性能和/或降低其功耗。然而，提供无损压缩方法也仍然很重要。
本发明的一个实施例将有损压缩技术调整为使得所述技术还可以用于帧缓冲器压缩，对于当前图形API来说，目前需要帧缓冲器压缩是无损的。这些有损压缩技术包括基于变换的技术，如使用离散余弦变换(DCT)和基于小波的变换的技术。示例包括联合图像专家组(JPEG)(其使用DCT)和JPEG2000(其使用小波变换)；然而，可以使用任何其他适当的层级图像变换。
图13展示了可以在其上实施本发明的实施例以在图形渲染时提供压缩和/或解压缩的示例性系统1300。具体地，所展示的实施例包括压缩/解压缩电路/逻辑1335(下文中称为“压缩/解压缩模块”)，所述逻辑包括在一个或多个图形处理单元(GPU)1330内、用于对如本文所描述的帧缓冲器1340的图形数据1345执行压缩和解压缩。在所展示的实施方式中，系统1300可以包括通信地耦合至存储器子系统1320的一个或多个中央处理单元1306和GPU1330。虽然在图13中，GPU 1330处于CPU 1306的外部，但是在一个实施例中，GPU和CPU可以集成在同一集成电路芯片内。此外，存储器子系统1320或其部分可以包括在同一集成电路芯片上，并且可以包括多个高速缓存级(例如，1级(L1)高速缓存、2级(L2)高速缓存和3级(L3)高速缓存)以及可以在其中实施颜色缓冲器1340的系统存储器(例如，如动态随机存取存储器(DRAM)等易失性存储器和/或如闪存等非易失性存储器)。可替代地，可以使用单独的专用存储结构来实施颜色缓冲器1340。压缩/解压缩1335可以定位在L1后、L2后、L3后，这取决于对于当前架构来说最佳的安排。
GPU 1360可以通过如例如显示端口(DP)或高清多媒体接口(HDMI)等数字视频接口通信地耦合至显示设备1370。在各种实施方式中，显示设备1370可以集成在系统1300中或者与系统1300分开实施。
如将理解的，图13中展示的模块可以包括各种软件和/或硬件模块和/或可以经由软件和/或硬件实施的模块。例如，所述模块可以经由中央处理单元1306和/或图形处理单元1330实施为软件，或者所述模块可以经由图形处理单元1330的一个或多个专用硬件部分实施。此外，如所展示的，颜色缓冲器1340可以实施在存储器子系统1320内，或者可以经由可以包括其他缓冲器部分的单独专用缓冲器(例如，如渲染缓冲器)实施。图13中未展示各种其他系统组件(例如，如存储器控制器、输入/输出(I/O)电路系统、特定高速缓存单元等)，以避免模糊本发明的基本原理。
压缩/解压缩模块1335的一个实施例对图形数据1345(例如，图像帧)应用分析滤波器，这生成整个变换金字塔(有时称为小波金字塔)。此外，压缩/解压缩模块1335可以执行逆变换，其中，高频等级的金字塔层次系数的N被设置为零(或者N个最不重要的系数被设置为零)，从而在整个图像上产生平滑的图像表示。然后，对平滑图像表示与原始图像之间的差异/Δ进行编码，以实现无损压缩(即，可以使用平滑图像表示组合Δ来重构原始图像)。可以使用适合于硬件实施方式的任何方法来对残差进行编码。
首先将描述根据本发明的一个实施例的由压缩/解压缩模块1335实施的编码/压缩。将假设的是，使用离散小波变换、逐图块地(例如，值为256字节的像素，所述像素可以是具有RGBA8的8×8个像素)进行完整小波变换。这导致缩放函数φ0的一个缩放系数以及基ψi的许多细节小波系数。注意，这些函数是二维的，但所述系数仅是数字。而且，通常，将每个函数的所有索引精简为单个索引i，所述单个索引被假设为包含所有信息，如某个小波函数存在于哪个层次以及其平移偏移量。在整个本发明的详细描述中进行了这种简化，但是更正式的处理应当具有每小波基函数的一个层次和两个偏移量两者。考虑到这些系数，可以将原始图像f(t)重构(或重建)为：
然而，这不会导致任何存储容量减少。
将使用一维示例来描述示例性实施例，以使所述实施例更易于可视化。图14展示了处于不同层次(即，处于附图中标记为1至3的不同行)且具有不同平移(即，沿着x轴的不同位置)的小波基函数的示例。因此，可以通过将这些小波函数和所述缩放函数乘以对应的系数来重建/重构函数f(t)，如以上方程所指示的。
假设要对图15A中示出的信号应用小波变换。如果例如使用除了处于最精细层次(或一组最精细层次)的系数之外的所有系数并且仅使用上面的三个层次的小波系数来重构图像函数，则结果中将丢失一些细节，如图15B中可以看见的，但是所述结果仍然与原始函数相当相似。如果从重构中排除了又另一个层次的细节系数，则结果变得甚至更平滑，如图15C所示。
根据这些概念，本发明的一个实施例执行整个小波变换，并且然后仅使用较小的一组小波系数来重构图像函数，这将产生与图15C所示函数类似的平滑函数。更具体地，在一个实施例中，帧缓冲器压缩/解压缩模块1335对帧缓冲器图形数据1345(例如，图像帧)的图块应用分析滤波器，这生成整个变换金字塔，也称为小波金字塔。这不会降低数据量。因此，在一个实施例中，执行逆变换，其中，指定的一组(N个)高频金字塔层次数据被设置为零(即，有效地移除了某些高频系数)。这在整个图像上产生了平滑的图像表示。然后，压缩/解压缩模块1335对所述平滑图像表示与原始图像之间的残差(即，差异或Δ)进行编码。在重构所述图像时，将残差考虑在内(即，将残差与平滑图像组合)产生无损压缩。因此，为了创建原始图像函数，压缩/解压缩模块1335的一个实施例计算出并存储原始函数(例如，图15A)与(平滑的)重构函数(例如，图15C)之间的残差(差异)。所述残差可以与底层图像数据一起存储，并且可以使用适合于硬件实施方式的任何技术来进行编码。
注意，如果基函数具有此类特性，则图像函数变得平滑。在一个实施例中，使用多贝西(Daubechies)9/7小波或三次小波多项式。然而，还可以使用其他小波，如基于离散余弦变换(DCT)的压缩技术。
要存储哪些小波函数的问题是有意义的。自然地，需要存储缩放函数的系数，否则无法重构图像。对于标准正交基函数来说，如果保留了最大系数，则平方误差最小化。虽然并非所有的小波基都是标准正交的，并且可能期望减小最大误差而不是平方误差和，但是其仍然可以充当一阶近似以保持最大系数。
本发明的一个实施例将层次限制为顶部处的较小子集。例如，可以使用2位来指示系数属于哪个层次，并且可以将几位用于平移。然而，这可能总计达相当大数量的位。在一种设置下，可以存储此类位，因为如果将显著更少的小波系数存储在压缩表示中，则可能存在用于这些附加位的空间。因此，对于每个系数来说，可以使用X位来存储其层次和平移，并且可以将Y位用于实际系数。
另一种替代方案是取(多个)最顶部层次上的全部系数(不包括缩放函数及其系数，因为其必须总是被包括在内)并且仅存储每个系数的Y位。然后，可以提供又N个系数，并且在那种情况下，通过将X位用于其层次和平移并且将Y位用于系数值，可以说出系数定位在什么位置。可以容易地将这种情况的不同组合放在一起。
在一个实施例中，对每个颜色通道独立执行所有变换。压缩器1335使用要保存在压缩表示中的系数来重构(平滑的)图像函数，并且然后计算原始图像函数与所述(平滑的)图像函数之间的残差。然后，可以使用任何方法来对这些残差进行编码，如哥伦布-赖斯(Golomb-Rice)编码、斐波纳契(Fibonacci)编码，或简单地将其编码为-2n与2n-1之间的残差，其中，n被选择为使得所有残差都拟合在此范围内(并且也需要每图块存储一次n)。
在一个实施例中，颜色缓冲器压缩/解压缩模块1335的解压缩器简单地或显式地(例如，使用层次和平移的X位以及每个系数的Y位)或隐式地(如果仅每个系数的Y位可用)进行解码。然后，可以使用以下方程来重构近似图像函数：
然而，在这种情况下，所有细节系数可能都不可用(例如，因为并非所有系数都已经被存储以节省空间，并且因为仅期望函数的平滑近似)，所以一些细节系数将为零。这意味着从评估中排除相应的表达式(其中，细节系数为零)，因为所述表达式对重构图像函数没有贡献，从而提高了效率。在这之后，对残差进行解码并将其加回以重构最终图像。
在一个实施例中使用的2D小波变换替代方案是根据空间填充曲线来对图像图块中的像素进行布局(或者至少以预定顺序访问图块中的所有像素)。这可以是莫顿曲线(Morton-curve)(亦称“Z曲线”)或希尔伯特曲线(Hilbert-curve)(其具有良好的局域性特性)或简单地在图块上的蛇行，如图16所示(其中，箭头的流动指示处理像素的顺序)。这将数据从2D转换为1D，并且因此可以使用一维小波变换而不是2D变换，一维小波变换可以使得并行化硬件实施方式简单得多且容易得多(特别是在2D小波变换不可分离的情况下)。
图17A中展示了根据本发明的一个实施例的压缩方法，并且图17B中展示了解压缩方法。这些方法可以在本文中描述的架构上实施，但不限于任何特定架构。
图17A展示了根据一个实施例的图块压缩。注意，例如当从具有定位在高速缓存之后(后)的编解码器的所述高速缓存中驱逐数据图块时，发生压缩。在1700处，识别将用于执行帧缓冲器压缩的原始小波函数。在1701处，对原始帧缓冲器图像的图块执行小波变换。在1702处，使用小波系数的指定子集来构造近似图像函数。在1703处，确定包括原始图像函数与重构图像函数之间的差异的残差。在1704处，将这些残差连同近似图像函数、系数以及其他相关系数数据(例如，上述用于层次、平移偏移量和系数值的位)一起存储。如所提及的，可以以多种不同方式(例如，使用斐波纳契编码)来存储残差。
图17B展示了根据一个实施例的为了解压缩图块而执行的操作。注意，在一个实施例中，当数据读入到高速缓存中时，发生解压缩。在1705处，使用所存储的系数和相关数据来检索或生成近似图像函数。在1706处，使用残差来重建原始图像函数(例如，将残差添加到近似图像函数中)。
以上示例可以包括特征特定组合。然而，此类以上示例并不限于这个方面，并且在各种实施方式中，以上示例可以包括仅采取这类特征的子集、采取这类特征的不同次序、采取这类特征的不同组合和/或采取除了明确列举的那些特征之外的附加特征。例如，关于示例方法所描述的所有特征可以关于示例设备、示例系统和/或示例制品而被实施，并且反之亦然。
本发明的实施例可以包括以上已经描述的各个步骤。所述步骤可以被具体化为机器可执行指令，所述机器可执行指令可以用于使通用或专用处理器执行所述步骤。可替代地，这些步骤可以由包含用于执行所述步骤的硬接线逻辑的特定硬件组件来执行，或者由程序化计算机组件和自定义硬件组件的任意组合来执行。
如本文所述，指令可以指如专用集成电路(ASIC)等被配置成执行某些操作或者具有预定功能或存储在被具体化为非暂态计算机可读介质的存储器中的软件指令的硬件的特定配置。因此，可以使用在一个或多个电子设备(例如，端站、网络元件等)上存储和执行的代码和数据来实施附图中示出的技术。此类电子设备使用计算机机器可读介质如非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)和暂态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号，如载波、红外信号、数字信号等)来(在内部和/或通过网络与其他电子设备)存储和传达代码和数据。此外，此类电子设备通常包括耦合至一个或多个其他组件如一个或多个存储设备(非暂态机器可读存储介质)、用户输入/输出设备(例如，键盘、触摸屏和/或显示器)以及网络连接件的一组一个或多个处理器。所述一组处理器与其他组件的耦合通常通过一个或多个总线和桥接器(也被称为总线控制器)进行。承载网络业务量的存储设备和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备通常存储用于在所述电子设备的所述一组一个或多个处理器上执行的代码和/或数据。当然，可以使用软件、固件和/或硬件的不同组合来实施本发明的实施例的一个或多个部分。贯穿本详细说明，出于解释的目的，阐述了大量的具体细节以便提供对本发明的透彻理解。然而，对于本领域的技术人员而言将明显的是，可以在没有这些具体细节中的一些的情况下实践本发明。在某些实例中，未详细描述公知结构和功能以避免模糊本发明的主题。因此，本发明的范围和精神应根据以下权利要求来判定。

Claims (26)

1.一种方法，包括：
识别用于压缩原始图像的图块的小波函数；
使用所述小波函数来对所述图块中的像素执行小波变换以生成包括多个层次的小波金字塔；
使用所述小波函数的指定小波系数子集来构造近似图像函数，其中所述小波函数的所述指定小波系数子集是被选择性挑选的，并且其中所述小波函数的其余小波系数被设置为零；
确定包括所述原始图像与所述近似图像函数之间的差异的残差；以及
存储所述残差以供随后用于根据所述近似图像函数来重建所述原始图像。
2.如权利要求1所述的方法，进一步包括：
存储用于构造所述近似图像函数的所述指定小波系数子集和相关联系数数据；以及
将所述指定小波系数子集、所述相关联系数数据以及所述残差进行组合以在图块中重建所述像素。
3.如权利要求2所述的方法，其中，所述相关联系数数据包括标识所述系数的层次和平移偏移量的位。
4.如权利要求1、2或3所述的方法，其中，使用指定小波系数子集来构造近似图像函数的操作包括：执行逆小波变换。
5.如权利要求4所述的方法，其中，所述逆小波变换是使用指定的一组最高频系数来执行的。
6.如权利要求2所述的方法，其中，重建所述原始图像包括：使用所述残差来生成所述原始图像的无损副本。
7.如权利要求1或5所述的方法，其中，所述小波函数包括标准正交基函数。
8.如权利要求1所述的方法，其中，所述小波函数包括多贝西9/7小波或三次小波多项式。
9.如权利要求1或8所述的方法，其中，使用哥伦布-赖斯编码、斐波纳契编码来对所述残差进行编码，或所述残差被编码为-2n与2n-1的范围之间的差异，其中，n被选择为使得所有残差都拟合在此范围内。
10.如权利要求1所述的方法，其中，所述小波函数包括一维(1D)小波函数。
11.一种设备，包括：
缓冲器，用于存储原始图像；
图形处理单元(GPU)，包括用于执行以下操作的压缩/解压缩电路：
使用小波函数来对所述原始图像执行小波变换以生成包括多个层次的小波金字塔；
使用所述小波函数的指定小波系数子集来构造近似图像函数，其中所述小波函数的所述指定小波系数子集是被选择性挑选的，并且其中所述小波函数的其余小波系数被设置为零；
确定包括所述原始图像与所述近似图像函数之间的差异的残差；以及
存储所述残差以供随后用于根据所述近似图像函数来重建所述原始图像。
12.如权利要求11所述的设备，其中，所述缓冲器和所述压缩/解压缩逻辑用于执行以下附加操作：
存储用于构造所述近似图像函数的所述指定小波系数子集和相关联系数数据；以及
将所述指定小波系数子集、所述相关联系数数据以及所述残差进行组合以重建所述原始图像。
13.如权利要求12所述的设备，其中，所述相关联系数数据包括标识所述系数的层次和平移偏移量的位。
14.如权利要求11、12或13所述的设备，其中，使用指定小波系数子集来构造近似图像函数的操作包括：执行逆小波变换。
15.如权利要求14所述的设备，其中，所述逆小波变换是使用指定的一组最高频系数来执行的。
16.如权利要求12所述的设备，其中，重建所述原始图像包括：使用所述残差来生成所述原始帧缓冲器图像的无损副本。
17.如权利要求11所述的设备，其中，所述小波函数包括标准正交基函数。
18.如权利要求11或17所述的设备，其中，所述小波函数包括多贝西9/7小波或三次小波多项式。
19.如权利要求11所述的设备，其中，使用哥伦布-赖斯编码、斐波纳契编码来对所述残差进行编码，或所述残差被编码为-2n与2n-1的范围之间的差异，其中，n被选择为使得所有残差都拟合在此范围内。
20.如权利要求11或19所述的设备，其中，所述小波函数包括一维(1D)小波函数。
21.一种设备，包括：
用于使用小波函数来对原始图像执行小波变换以生成包括多个层次的小波金字塔的装置；
用于使用所述小波函数的指定小波系数子集来构造近似图像函数的装置，其中所述小波函数的所述指定小波系数子集是被选择性挑选的，并且其中所述小波函数的其余小波系数被设置为零；
用于确定包括所述原始图像与所述近似图像函数之间的差异的残差的装置；以及
用于存储所述残差以供随后用于根据所述近似图像函数来重建所述原始图像的装置。
22.如权利要求21所述的设备，进一步包括：
用于存储用于构造所述近似图像函数的所述指定小波系数子集和相关联系数数据的装置；以及
用于将所述指定小波系数子集、所述相关联系数数据以及所述残差进行组合以重建所述原始图像的装置。
23.如权利要求22所述的设备，其中，所述相关联系数数据包括标识所述系数的层次和平移偏移量的位。
24.如权利要求21、22或23所述的设备，其中，使用指定小波系数子集来构造近似图像函数的操作包括：执行逆小波变换。
25.如权利要求24所述的设备，其中，所述逆小波变换是使用指定的一组最高频系数来执行的。
26.一种其上存储有指令的计算机可读介质，所述指令当由计算机处理器执行时使所述处理器执行如权利要求1至10中任一项所述的方法。
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