CN107341116A - 基于arm的pc/104通信方法及其写入、读取时序 - Google Patents

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Abstract

本发明型涉及ARM处理器使用PC/104接口通信的技术，具体是一种基于ARM的PC/104通信方法及PC/104接口写入数据时序和PC/104接口读取数据时序。基于ARM的PC/104通信方法，ARM处理器的外部存储器接口与PC/104接口直接连接。仅使用PC/104接口的地址线SA(0:19)；PC/104接口的地址允许线AEN；PC/104接口的存储器写命令控制线；PC/104接口的存储器读命令控制管脚；PC/104接口的数据线SD(0:15)；PC/104接口的I/O CHDRY管脚。

Description

基于ARM的PC/104通信方法及其写入、读取时序
技术领域
本发明型涉及ARM处理器使用PC/104接口通信的技术，具体是一种基于ARM的PC/104通信方法及PC/104接口写入数据时序和PC/104接口读取数据时序。
背景技术
当前已经进入嵌入式系统全面应用时代,基于ARM处理器和嵌入式Linux的嵌入式系统以其设计灵活、软硬件可裁剪、性能优越、成本低等特点和优势，倍受设计者和使用者青睐。其在低功耗、低成本应用领域确立了其市场领导地位；同时随着x86架构的不断成熟和 x86处理器的应用范围越来越广，人们逐步开始认识到其本身架构的限制，在工业控制领域嵌入式ARM处理器将有望取代传统的X86处理器。
PC/104总线是一种近年来在国际上广泛流行的专门为嵌入式系统而定义的工业控制总线 , 被IEEE协会定义为IEEE-P996,该系列产品已广泛应用于通信设备、车辆导航、工程控制等各种领域。由于 PC 或 PC/A T 的主板和扩展卡的尺寸及功耗标准都太大，ISA总线不能满足嵌入式系统的发展的需要。PC/104作为从ISA总线转变而来的接口总线 ,主要是为了适应嵌入式系统发展的需要，但是这种早期的总线结构是建立在Intel的x86架构之上的，在ARM体系结构下，还没有一个统一的标准可以提供对 PC/104 总线的支持 ,因为ARM在体系架构、总线时序、电气性能等方面和x86都有很大的区别。
由于ARM处理器不直接支持PC/104通信协议，没有对应的控制管脚。目前PC/104与ARM处理器通信是通过FPGA中转信号，接收数据时即FPGA接收PC/104接口发送的数据，然后以其它的通信方式将数据发送到ARM处理器，发送数据则相反。项目开发时对电路板的体积、功耗等有要求，且通常使用的只是PC/104基本的数据收发功能，有必要发明一种ARM的PC/104通信方法，降低开发难度，降低系统的功耗与体积，提高系统的可靠性。
发明内容
针对上述技术问题，本发明提供了一种基于ARM的PC/104通信方法，该方法实现了ARM处理器与PC/104接口之间直接通信功能，提高了系统的可靠性。
为了解决上述技术问题，本发明采用的技术方案是：
基于ARM的PC/104通信方法，ARM处理器的外部存储器接口与PC/104接口直接连接；PC/104接口的地址线SA(0:19)与ARM处理器的地址线ADDR(0:19)连接；PC/104接口的地址允许线AEN与ARM处理器的片选控制管脚nGCS连接；PC/104接口的存储器写命令控制线与ARM处理器的写命令控制管脚nWE连接；PC/104接口的存储器读命令控制管脚与ARM处理器的读命令控制管脚nOE连接；PC/104接口的数据线SD(0:15)与ARM处理器的数据线DATA (0:15)连接；PC/104接口的I/O CHDRY管脚与ARM处理器的WAIT管脚连接。
作为优选，所述ARM处理器的片选控制管脚nGCS和ARM处理器的WAIT管脚前端均分别接反向器。
PC/104接口写入数据时序，PC/104接口将目标地址写到地址线SA(0:19)，ARM处理器片选控制管脚nGCS将电平拉低，经反向器输出到PC/104接口的地址允许线AEN为高电平；ARM处理器读取数据准备就绪之后将读信号控制管脚nWE电平拉低；PC/104接口检测到为低电平时，I/O CHDRY管脚输出高电平，经反向器输出低电平到ARM处理器的WAIT管脚；PC/104接口将数据写入数据线，ARM处理器的数据线DATA (0:15)读取数据；数据读取完毕之后I/O CHDRY管脚输出低电平。ARM处理器将写命令控制管脚nWE电平拉高；片选控制管脚nGCS将电平拉高，经反向器输出到PC/104接口的地址允许线AEN为低电平。
PC/104接口读取数据时序，ARM处理器将目标地址写到地址线ADDR(0:19)，片选控制管脚nGCS将电平拉低，经反向器输出到PC/104接口的地址允许线AEN为高电平；ARM处理器读信号控制管脚nOE输出低电平；PC/104接口检测到为低电平时，I/O CHDRY管脚输出高电平，经反向器输出低电平到ARM处理器的WAIT管脚；PC/104接口在I/O CHDRY管脚电平拉高之后的下一个时钟周期数据线开始读取数据；数据读取完毕之后I/O CHDRY管脚将电平拉低；ARM处理器将读信号控制管脚nOE电平拉高；片选控制管脚nGCS将电平拉高，经反向器输出到PC/104接口的地址允许线AEN为低电平。
本发明与现有技术相比，具有的有益效果是：
该方法在综合考虑ARM处理器外部存储器通信协议与PC/104标准协议的基础上，以保证PC/104基本通信功能为前提，通过ARM处理器外部寄存器接口控制PC/104的接口读写时序，实现了ARM处理器与PC/104接口之间直接通信功能。与以往通信方式相比较减少了FPGA等信号中转模块，减少了系统的功耗与体积，提高了系统的可靠性。
本发明有效解决了现有ARM处理器与PC/104接口直连通信协议不兼容的问题，避免使用信号中转模块，适用于对体积、功耗、可靠性有较高要求的ARM处理器与PC/104接口通信的电路。
附图说明
图1是本发明的通信时序图；
图2是本发明通信硬件连接示意图；
其中：1为PC/104接口，2为ARM处理器，3为地址线SA(0:19)，4为地址允许线AEN，5为存储器写命令控制线，6为存储器读命令控制管脚，7为数据线SD(0:15)，8为I/O CHDRY管脚，9为地址线ADDR(0:19)，10为片选控制管脚nGCS，11为写命令控制管脚nWE，12为读命令控制管脚nOE，13为数据线DATA (0:15)，14为WAIT管脚。
具体实施方式
下面对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1～2所示，ARM处理器的外部存储器接口与PC/104接口直接连接。
ARM处理器2与PC/104接口1间数据通信分为数据的读取与写入。
PC/104接口1写入数据时序如下：PC/104接口将目标地址写到地址线SA(0:19)，ARM处理器片选控制管脚nGCS将电平拉低，经反向器输出到PC/104接口的地址允许线AEN为高电平；ARM处理器读取数据准备就绪之后将读信号控制管脚nWE电平拉低；PC/104接口检测到为低电平时，I/O CHDRY管脚输出高电平，经反向器输出低电平到ARM处理器的WAIT管脚；PC/104接口将数据写入数据线，ARM处理器的数据线DATA (0:15)读取数据；数据读取完毕之后I/O CHDRY管脚输出低电平。ARM处理器将写命令控制管脚nWE电平拉高；片选控制管脚nGCS将电平拉高，经反向器输出到PC/104接口的地址允许线AEN为低电平。
PC/104接口1读取数据时序如下：ARM处理器将目标地址写到地址线ADDR(0:19)，片选控制管脚nGCS将电平拉低，经反向器输出到PC/104接口的地址允许线AEN为高电平；ARM处理器读信号控制管脚nOE输出低电平；PC/104接口检测到为低电平时，I/OCHDRY管脚输出高电平，经反向器输出低电平到ARM处理器的WAIT管脚；PC/104接口在I/OCHDRY管脚电平拉高之后的下一个时钟周期数据线开始读取数据；数据读取完毕之后I/OCHDRY管脚将电平拉低；ARM处理器将读信号控制管脚nOE电平拉高；片选控制管脚nGCS将电平拉高，经反向器输出到PC/104接口的地址允许线AEN为低电平。
上面仅对本发明的较佳实施例作了详细说明，但是本发明并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化，各种变化均应包含在本发明的保护范围之内。

Claims (4)

1.基于ARM的PC/104通信方法，其特征在于：ARM处理器（2）的外部存储器接口与PC/104（1）接口直接连接；PC/104接口（1）的地址线SA(0:19)（3）与ARM处理器（2）的地址线ADDR(0:19)（9）连接；PC/104接口（1）的地址允许线AEN（4）与ARM处理器（2）的片选控制管脚nGCS（10）连接；PC/104接口（1）的存储器写命令控制线（5）与ARM处理器（2）的写命令控制管脚nWE（11）连接；PC/104接口（1）的存储器读命令控制管脚（6）与ARM处理器（2）的读命令控制管脚nOE（12）连接；PC/104接口（1）的数据线SD(0:15)（7）与ARM处理器（2）的数据线DATA (0:15)（13）连接；PC/104接口（1）的I/O CHDRY管脚（8）与ARM处理器（2）的WAIT管脚（14）连接。
2.根据权利要求1所述的基于ARM的PC/104通信方法，其特征在于： 所述ARM处理器（2）的片选控制管脚nGCS（10）和ARM处理器（2）的WAIT管脚（14）前端均分别接反向器。
3.根据权利要求1所述方法的PC/104接口 写入数据时序，其特征在于：PC/104接口将目标地址写到地址线SA(0:19)，ARM处理器片选控制管脚nGCS将电平拉低，经反向器输出到PC/104接口的地址允许线AEN为高电平；ARM处理器读取数据准备就绪之后将读信号控制管脚nWE电平拉低；PC/104接口检测到为低电平时，I/O CHDRY管脚输出高电平，经反向器输出低电平到ARM处理器的WAIT管脚；PC/104接口将数据写入数据线，ARM处理器的数据线DATA (0:15)读取数据；数据读取完毕之后I/O CHDRY管脚输出低电平；ARM处理器将写命令控制管脚nWE电平拉高；片选控制管脚nGCS将电平拉高，经反向器输出到PC/104接口的地址允许线AEN为低电平。
4.根据权利要求1所述方法的PC/104接口读取数据时序，其特征在于：ARM处理器将目标地址写到地址线ADDR(0:19)，片选控制管脚nGCS将电平拉低，经反向器输出到PC/104接口的地址允许线AEN为高电平；ARM处理器读信号控制管脚nOE输出低电平；PC/104接口检测到为低电平时，I/O CHDRY管脚输出高电平，经反向器输出低电平到ARM处理器的WAIT管脚；PC/104接口在I/O CHDRY管脚电平拉高之后的下一个时钟周期数据线开始读取数据；数据读取完毕之后I/O CHDRY管脚将电平拉低；ARM处理器将读信号控制管脚nOE电平拉高；片选控制管脚nGCS将电平拉高，经反向器输出到PC/104接口的地址允许线AEN为低电平。
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