CN107239618B - 一种异形版图中多端口跨障碍布线方法 - Google Patents

一种异形版图中多端口跨障碍布线方法 Download PDF

Info

Publication number
CN107239618B
CN107239618B CN201710417539.0A CN201710417539A CN107239618B CN 107239618 B CN107239618 B CN 107239618B CN 201710417539 A CN201710417539 A CN 201710417539A CN 107239618 B CN107239618 B CN 107239618B
Authority
CN
China
Prior art keywords
wiring
ports
obstacle
port group
port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710417539.0A
Other languages
English (en)
Other versions
CN107239618A (zh
Inventor
张亚东
贾艳明
杨祖声
陆涛涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Empyrean Technology Co Ltd
Original Assignee
Huada Empyrean Software Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huada Empyrean Software Co Ltd filed Critical Huada Empyrean Software Co Ltd
Priority to CN201710417539.0A priority Critical patent/CN107239618B/zh
Publication of CN107239618A publication Critical patent/CN107239618A/zh
Application granted granted Critical
Publication of CN107239618B publication Critical patent/CN107239618B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种异形版图中多端口跨障碍布线方法，包括步骤：（1）为每个实际端口组匹配虚拟端口组，并在每对匹配的虚实端口组之间进行收敛布线；（2）将每个虚拟端口组等效为一个端口，在等效端口之间进行跨障碍布线；（3）对等效端口之间的布线进行分拆；（4）对收敛布线及分拆的跨障碍布线的结果进行合并，得到最终的布线结果。本发明的异形版图中多端口跨障碍布线方法，提出了收敛布线的技术，并将收敛布线技术与跨障碍布线技术有机的结合到了一起，从而可以在版图中进行避障布线，并且保证布线的整体轮廓遵从一定的几何形态，节省面板空间。

Description

一种异形版图中多端口跨障碍布线方法
技术领域
本发明涉及EDA平板显示设计技术领域，特别是涉及一种异形版图中多端口跨障碍布线方法。
背景技术
异形面板设计厂商需要在像素区、多路选择器、GOA驱动单元等元器件之间进行布线。而对于某些GOA驱动单元靠近像素区、多路选择器远离像素区的设计方案，就需要在多路选择器与像素区的布线区域中存在GOA驱动单元的情况下进行布线，这就不仅需要布线具备跨越障碍的能力，还需要布线整体轮廓整齐，最好能从已有元器件之间的空隙之间整体穿过去，尽量节省面板空间，并满足布线设计的几何约束。
而现有的跨障碍布线引擎虽然可以绕开障碍物，但布线与布线之间相互独立，布线没有整体规划的能力，很容易造成布线空间的浪费，甚至布线失败。图1为现有技术中多端口跨障碍布线失败的示意图，如图1所示，采用EDA领域中成熟的基于网格的跨障碍布线方法，对异形面板进行布线，虽然在布线的过程中，可以通过转向和跳层绕开障碍物，但是start/end端口组的匹配端口对之间的跨障碍布线结果彼此独立，整体布线效果不佳，并且出现了布线失败的情况。
因此，需要提出一种异形版图中多端口跨障碍布线方法，能够针对异形版图的多端口进行跨障碍布线，并且布线整体轮廓整齐，节省面板空间，还满足设计的几何约束。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种异形版图中多端口跨障碍布线方法，能够针对异形版图的多端口进行跨障碍布线，并且布线整体轮廓整齐，节省面板空间，还满足设计的几何约束。
为实现上述目的，本发明提供的形版图中多端口跨障碍布线方法，包括以下步骤：
（1）为每个实际端口组匹配虚拟端口组，并在每对匹配的虚实端口组之间进行收敛布线；（2）将每个虚拟端口组等效为一个端口，在等效端口之间进行跨障碍布线；（3）对等效端口之间的布线进行分拆；（4）对收敛布线及分拆的跨障碍布线的结果进行合并，得到最终的布线结果。
步骤（1）中所述为每个实际端口组匹配虚拟端口组，进一步包括步骤：根据预设的最小几何约束条件，设定虚拟端口组布线的最小间距和最小宽度。
进一步地，所述最小几何约束条件的设定公式为：
Pitch=minWidth+minSpacing，
其中，Pitch为端口中心点之间的间距，minWidth为端口的最小宽度，minSpacing为相邻端口的最小间距。
步骤（1）中所述为每个实际端口组匹配虚拟端口组，进一步包括步骤：根据实际端口组周围的空间占用情况，设定虚拟端口组的放置位置。
进一步地，步骤（1）中所述在每对匹配的虚实端口组之间进行收敛布线，通过收敛布线器实现。
进一步地，步骤（2）中所述在等效端口之间进行跨障碍布线，通过跨障碍引擎实现。
进一步地，步骤（3）中所述对等效端口之间的布线进行分拆，是按照虚拟端口组的端口数，对等效端口之间的布线进行分拆。
本发明的异形版图中多端口跨障碍布线方法，提出了收敛布线的技术，并将收敛布线技术与跨障碍布线技术有机的结合到了一起，从而可以在版图中进行避障布线，并且保证布线的整体轮廓遵从一定的几何形态，节省面板空间。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为现有技术中多端口跨障碍布线失败的示意图；
图2为根据本发明的异形版图中多端口跨障碍布线方法流程图；
图3为根据本发明的虚实端口组之间收敛布线的效果图；
图4为根据本发明的等效端口之间跨障碍布线的效果图；
图5为根据本发明的最终布线结果的效果图；
图6为根据本发明的布线工艺层几何约束设置对话框的界面截图；
图7为根据本发明的端口/布线模式选择页面的界面截图；
图8为根据本发明的布线端口选择界面截图；
图9为根据本发明的多端口组A、B之间布线结果的效果图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图2为根据本发明的异形版图中多端口跨障碍布线方法流程图，下面将参考图2，对本发明的异形版图中多端口跨障碍布线方法进行详细描述。
在步骤201，为每个实际端口组匹配虚拟端口组，并在每对匹配的虚实端口组之间进行收敛布线。其中，实际端口组为版图中预布线的start/end（起始/终止）端口组。
该步骤中，为实际端口组匹配虚拟端口组的具体方式为：根据用户预设的最小几何约束条件，设定虚拟端口组布线的最小间距和最小宽度，以及根据实际端口组周围的空间占用情况，设定虚拟端口组的放置位置。
最小几何约束条件的设定公式为：Pitch=minWidth+minSpacing，其中，Pitch为端口中心点之间的间距，minWidth为端口的最小宽度，minSpacing为相邻端口的最小间距。设计工程师关注的最小几何约束条件一般就是布线的minWidth和minSpacing，确定了minWidth和minSpacing，也就确定了minPitch，该设定公式可以反映一定的几何约束。
设置虚拟端口组的有益效果在于：当实际端口组（例如像素区端口组和外部cell端口组）的Pitch不符合最小几何约束条件时，通过设置匹配的虚拟端口组与实际端口组进行布线，使实际端口组伸出的引线迅速收敛到满足最小几何约束的区域，节省布线空间。若不通过虚拟端口组，直接对实际端口组（start/end端口组）进行后续的跨障碍布线，则会由于实际端口组的Pitch过大，造成空间的浪费。
并且，上述虚实端口组之间的布线可以通过FPD中现有的收敛布线器（能够在大Pitch端口与小Pitch端口之间进行布线），例如最小间距布线器、垂直布线器等实现，在布线过程中，实际端口组中的端口作为大Pitch端口，虚拟端口组中的端口作为小Pitch端口。
图3为根据本发明的虚实端口组之间收敛布线的效果图，如图3所示，start/end端口组伸出的引线分别以满足最小几何约束的形态迅速收敛到各自匹配的虚拟端口组。
在步骤202，将每个虚拟端口组等效为一个端口，在等效端口之间进行跨障碍布线。
该步骤中，将与实际端口组（start/end端口组）匹配的虚拟端口组，等效为相对应的新的start/end端口，并在新的start/end端口之间进行跨障碍布线。
在新的start/end端口之间进行跨障碍布线时，可以采用现有的专业的跨障碍引擎，进行任意角度的拐弯布线，并且布线可以通过拐弯、跳层躲避障碍物。
图4为根据本发明的等效端口之间跨障碍布线的效果图，如图4所示，在新的start/end端口之间，布线整体呈捆状形态。
在步骤203，按照虚拟端口组的端口数，对等效端口之间的布线进行分拆。
该步骤中，若虚拟端口组的端口数为N，则将等效端口之间的布线分拆为N个布线。
在步骤204，对收敛布线及分拆的跨障碍布线的结果进行合并，得到最终的布线结果。
图5为根据本发明的最终布线结果的效果图，如图5所示，最终得到了start/end端口组之间满足几何约束的跨障碍布线的效果图。
下面结合具体的实施方式，详细的阐述本发明的异形版图中多端口跨障碍布线方法的应用过程。
（1）在Aether FPD（版图设计）工具中，启动River Routing（多端口跨障碍布线）命令，根据几何约束设置布线参数。
图6为根据本发明的布线工艺层几何约束设置对话框的界面截图，在图6所示的对话框中，用户可以设置布线工艺层几何约束的相关参数。图7为根据本发明的端口/布线模式选择页面的界面截图，在图7所示的选择页面中，用户可以设置布线的端口/布线模式。
（2）在版图编辑区域中，选择需要进行布线操作的两组端口组。
图8为根据本发明的布线端口选择界面截图，如图8所示，在版图编辑区域，选择布线需要连接的多端口组A、B，并且在编辑区域中，通过白色指示线指示连接多端口组A、B之间的匹配端口。
（3）根据用户的设计需求，完成布线。
图9为根据本发明的多端口组A、B之间布线结果的效果图，如图9所示，多端口组A、B之间的布线成功地避开了障碍物，满足了DRC（设计规则检查）规矩，并且在布线的整体轮廓保持了整齐的形态。
（4）继续重复执行步骤（1）-（3），完成其他端口组之间的布线。
本发明的异形版图中多端口跨障碍布线方法，提出了收敛布线的技术，并将收敛布线技术与跨障碍布线技术有机的结合到了一起，从而可以在版图中进行避障布线，并且保证布线的整体轮廓遵从一定的几何形态，节省面板空间。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种异形版图中多端口跨障碍布线方法，其特征在于，包括以下步骤：
（1）为每个实际端口组匹配虚拟端口组，并在每对匹配的虚实端口组之间进行收敛布线；
（2）将每个虚拟端口组等效为一个端口，在等效端口之间进行跨障碍布线；
（3）对等效端口之间的布线进行分拆；
（4）对收敛布线及分拆的跨障碍布线的结果进行合并，得到最终的布线结果；
步骤（1）中所述为每个实际端口组匹配虚拟端口组，进一步包括步骤：根据预设的最小几何约束条件，设定虚拟端口组布线的最小间距和最小宽度；
所述最小几何约束条件的设定公式为：Pitch=minWidth+minSpacing，
其中，Pitch为端口中心点之间的间距，minWidth为端口的最小宽度，minSpacing为相邻端口的最小间距；
步骤（1）中所述为每个实际端口组匹配虚拟端口组，进一步包括步骤：根据实际端口组周围的空间占用情况，设定虚拟端口组的放置位置；
步骤（1）中所述在每对匹配的虚实端口组之间进行收敛布线，通过收敛布线器实现；
步骤（3）中所述对等效端口之间的布线进行分拆，是按照虚拟端口组的端口数，对等效端口之间的布线进行分拆；
若所述虚拟端口组的端口数为N，则将所述等效端口之间的布线分拆为N个布线。
2.根据权利要求1所述异形版图中多端口跨障碍布线方法，其特征在于，步骤（2）中所述在等效端口之间进行跨障碍布线，通过跨障碍引擎实现。
CN201710417539.0A 2017-06-06 2017-06-06 一种异形版图中多端口跨障碍布线方法 Active CN107239618B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710417539.0A CN107239618B (zh) 2017-06-06 2017-06-06 一种异形版图中多端口跨障碍布线方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710417539.0A CN107239618B (zh) 2017-06-06 2017-06-06 一种异形版图中多端口跨障碍布线方法

Publications (2)

Publication Number Publication Date
CN107239618A CN107239618A (zh) 2017-10-10
CN107239618B true CN107239618B (zh) 2020-05-12

Family

ID=59984884

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710417539.0A Active CN107239618B (zh) 2017-06-06 2017-06-06 一种异形版图中多端口跨障碍布线方法

Country Status (1)

Country Link
CN (1) CN107239618B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107908883A (zh) * 2017-11-20 2018-04-13 北京华大九天软件有限公司 一种异形版图中点到线的跨障碍布线方法
CN107808061B (zh) * 2017-11-20 2021-01-19 北京华大九天软件有限公司 一种支持正交与斜向走线的双向跨障碍布线方法
CN109684754B (zh) * 2018-12-28 2020-07-10 北京华大九天软件有限公司 一种异形版图中基于轨道的斜端口布线方法
CN111027275A (zh) * 2019-12-19 2020-04-17 北京华大九天软件有限公司 一种满足最小凹槽约束的引脚连接预处理方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198790A (ja) * 2010-03-17 2011-10-06 Sony Corp 固体撮像装置及び撮像装置
CN103838891A (zh) * 2012-11-26 2014-06-04 北京华大九天软件有限公司 一种平板显示器设计中的等电阻布线实现方法-蛇形布线
CN106096118A (zh) * 2016-06-06 2016-11-09 厦门大学 用于机电集成产品中基于橡皮筋的三维电路自动布线方法
CN106611086A (zh) * 2016-12-26 2017-05-03 北京华大九天软件有限公司 一种版图的两组端口间进行布线的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198790A (ja) * 2010-03-17 2011-10-06 Sony Corp 固体撮像装置及び撮像装置
CN103838891A (zh) * 2012-11-26 2014-06-04 北京华大九天软件有限公司 一种平板显示器设计中的等电阻布线实现方法-蛇形布线
CN106096118A (zh) * 2016-06-06 2016-11-09 厦门大学 用于机电集成产品中基于橡皮筋的三维电路自动布线方法
CN106611086A (zh) * 2016-12-26 2017-05-03 北京华大九天软件有限公司 一种版图的两组端口间进行布线的方法

Also Published As

Publication number Publication date
CN107239618A (zh) 2017-10-10

Similar Documents

Publication Publication Date Title
CN107239618B (zh) 一种异形版图中多端口跨障碍布线方法
US10083269B2 (en) Computer implemented system and method for generating a layout of a cell defining a circuit component
US9396301B1 (en) Method, system, and computer program product for interconnecting circuit components with track patterns for electronic circuit designs
TWI719090B (zh) 用於修改界定電路組件之標準單元布局之電腦實施系統及方法
US8726207B2 (en) On-the-fly device characterization from layouts of circuits
US9208277B1 (en) Automated adjustment of wire connections in computer-assisted design of circuits
JP2018060569A (ja) 電子設計自動化ツールのグラフィカルユーザインターフェイスにおけるピン位置の更新
JPH08123836A (ja) 会話型回路設計装置
US8015529B1 (en) Methods and apparatus for diagonal route shielding
US20180268097A1 (en) Interactive Routing of Connections in Circuit Using Auto Welding and Auto Cloning
US8910105B1 (en) Routing process
CN107895725B (zh) 一种基于轨道同时连接源极栅极的紧凑布线方法
CN104951594B (zh) 集成电路的布线方法以及集成电路结构
JP3006824B2 (ja) 配線設計方法および配線設計装置
US20040143806A1 (en) Wiring diagram verifying method, program, and apparatus
CN109117546B (zh) 一种显示互连线寄生电阻的方法
US20170329889A1 (en) Method for verifying a layout designed for a semiconductor integrated circuit and a computer system for performing the same
US9684759B2 (en) De-coupling capacitance placement
JP5380969B2 (ja) レイアウト設計方法、及び装置
JPH10307855A (ja) プリント配線板の配線方法
US20160210393A1 (en) System and method for implementing and validating star routing for power connections at chip level
JPH10124567A (ja) 半導体デバイス設計支援装置
JP5900540B2 (ja) レイアウト設計方法及びレイアウト設計支援プログラム
US9202001B1 (en) System and method for electronic design routing between terminals
US11803686B2 (en) Selective exposure of standard cell output nets for improved routing solutions

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 100102 floor 2, block a, No.2, lizezhong 2nd Road, Chaoyang District, Beijing

Patentee after: Beijing Huada Jiutian Technology Co.,Ltd.

Address before: 100102 floor 2, block a, No.2, lizezhong 2nd Road, Chaoyang District, Beijing

Patentee before: HUADA EMPYREAN SOFTWARE Co.,Ltd.

CP01 Change in the name or title of a patent holder