CN107195321B - 一种交叉开关结构阻变式存储器性能优化方法及系统 - Google Patents

Abstract

本发明公开了一种交叉开关结构阻变式存储器性能优化方法，属于计算机存储器技术领域。本发明方法针对交叉开关结构的阻变式存储器，在存储体内部的每个阵列的位线两端都设计写驱动，上端的写驱动使能阵列上半部分的ReRAM单元，而下端的写驱动使能阵列下半部分的ReRAM单元，同时根据阵列内部不同行延迟不同的特性，将阵列进行快慢区域划分，将热数据映射到快区域，将冷数据映射到慢区域，快区域中确保写入的二进制“0”最少；在慢区域内确保写入的二进制“0”最多。本发明还实现了一种交叉开关结构阻变式存储器性能优化系统。本发明技术方案最大化地降低了ReRAM的访问延迟，提升了ReRAM阵列的可靠性。

Description

一种交叉开关结构阻变式存储器性能优化方法及系统

技术领域

本发明属于计算机存储领域，更具体地，涉及一种交叉开关结构阻变式存储器性能优化方法及系统。

背景技术

传统的内存设备动态随机存取存储器(DRAM)饱受工艺制程和能耗限制，阻变式存储器(ReRAM)因为其非易失、低能耗、小工艺尺寸、高寿命、高访问速度等特性，被认为是最有可能取代DRAM的存储器。

图1展示了ReRAM存储单元的结构，其单元结构非常简单，由金属氧化物和上、下电极组成，其中金属氧化物夹在上下电极之间。通过在电极施加一定大小的外部电压，ReRAM单元的阻值会在高阻态和低阻态之间发生转变，可以利用高阻态和低阻态分别代表二进制的“0”和“1”来存储数据，高阻态到低阻态的转变过程称为设置操作(SET)，低阻态到高阻态的转变过程称为重置操作(RESET)，ReRAM是一种不对称的存储器，其写延迟比读延迟大得多，RESET延迟比SET延迟大得多，因此RESET延迟成为ReRAM的性能瓶颈。

ReRAM阵列结构一般可以分为两种类型：一晶体管一存储单元结构(1T1R)和交叉开关结构(crossbar)。在1T1R结构中，每个ReRAM单元都会连接一个专门的晶体管，保证单元之间相互独立，没有干扰。但是晶体管的面积大小是ReRAM单元的4倍，1T1R结构会造成很大的面积和成本开销。在crossbar结构中，所有的ReRAM单元通过字线和位线直接互连，不需要晶体管，工艺尺寸仅为4F²，这是单层存储单元最小的理论尺寸。因此相比1T1R结构，crossbar结构的ReRAM更适合于构建低成本、低开销的内存系统。然而，crossbar结构也为基于ReRAM的内存系统带来了一些问题。

由于线路电阻和电流泄露，crossbar结构会导致ReRAM单元电压下降问题，并且随着ReRAM阵列扩大，电压下降问题会更加严重，当电压下降到某个值时，ReRAM单元可能不能准确地完成读写操作。此外，ReRAM单元的RESET延迟和施加在该单元两端的电压成指数级反比，电压下降问题会导致ReRAM的RESET延迟指数级增加，并且导致了ReRAM存储体内部延迟不统一，即离写驱动近的行电压下降较小，其延迟也较小，离写驱动远的行电压下降较大，其延迟也较大。但是现有的ReRAM技术并没有利用ReRAM内部延迟不统一的特性，而是以最差的延迟作为ReRAM的访问延迟，大大降低了ReRAM的性能。

为了减少ReRAM的电流泄露，针对ReRAM目前普遍采用的是半字线半位线的写机制，当执行RESET操作时，选定的位线电压设置为Vwrite，选定的字线接地，其它未选定的字线和位线电压均设置为Vwrite/2；当执行SET操作时，选定的位线接地，选定的字线则设置为Vwrite，其它未选定的字线和位线均设置为Vwrite/2。

图2展示了ReRAM阵列的crossbar结构以及半字线半位线写机制下执行的RESET操作，其中选定的字线和选定的位线对应的单元为选定的ReRAM单元，选定的字线和未选定的位线对应的单元以及未选定的字线和选定的位线对应的单元为半选择的ReRAM单元，未选定的字线和未选定的位线对应的单元为未选定的ReRAM单元。但是这种技术不能完全解决ReRAM的电流泄露问题，且无法对ReRAM的延迟性和可靠性做进一步的优化，因为那些半选择的ReRAM单元两端仍然有Vwrite/2的电压，仍然存在着电流泄露。而且现有的ReRAM技术都没有考虑到位线线路电阻所导致的电压下降问题。

此外，对于多位写的ReRAM阵列，对单个ReRAM阵列可以同时写多位而言，写数据模式极大地影响ReRAM的访问延迟和可靠性。在多位写的ReRAM阵列中，一次写入的“0”越多，ReRAM的访问延迟就越大，并且呈指数级的增大，因此从访问延迟的角度考虑，应该尽量减少每次写入的“0”的个数。而另一方面，ReRAM阵列中的高阻单元越多，其电流泄露就越小，即写“0”越多，可靠性也越高，因此从可靠性的角度考虑，应该尽量增加每次写入的“0”的个数。但是现有的ReRAM技术并没有综合考虑到写“1”多和写“0”多这两种写数据模式对ReRAM访问延迟和可靠性的影响，以致于现有的ReRAM设计并没有完全优化。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种交叉开关结构阻变式存储器性能优化方法和系统，其目的在于在存储体内部的每个阵列的位线两端都设计写驱动，降低压降现象，同时将阵列进行快慢区域划分，将热数据映射到快区域，将冷数据映射到慢区域，快区域中确保写入的二进制“0”最少；在慢区域内确保写入的二进制“0”最多，由此优化ReRAM的延迟性和提高ReRAM的可靠性。

为实现上述目的，按照本发明的一个方面，提供了一种交叉开关结构阻变式存储器性能优化方法，所述方法包括：

(1)在存储体内部的每个阵列的位线两端都设计写驱动，上端的写驱动使能阵列上半部分的ReRAM单元，而下端的写驱动使能阵列下半部分的ReRAM单元；

(2)根据阵列内部不同行延迟不同的特性，将阵列进行快慢区域划分，同时对内存请求做冷热数据识别，将热数据的内存请求重映射到快区域，将冷数据的内存请求重映射到慢区域；

(3)在快区域内写新数据，写入新数据或新数据的翻转数据，确保在快区域内写入数据时写入的二进制“0”最少；

(4)在慢区域内写新数据，写入新数据或新数据的翻转数据，确保在慢区域内写入数据时写入的二进制“0”最多。

进一步地，位于同一列的相邻两阵列共享一个写驱动，所述写驱动每次只能使能一个阵列。

进一步地，所述步骤(2)包括以下子步骤：

(21)将阵列的每K行划分为一个区域，距离写驱动最近的P个区域设为快区，剩下Q个区域是慢区，K×(P+Q)＝M，每个区域大小为

其中，M表示阵列的行数，N表示阵列的列数；

(22)将每a个内存物理地址对应的空间组成一个逻辑区域，每个逻辑区域对应的数据大小为

使逻辑区域和阵列内部的快慢区域形成映射关系，其中

(23)对逻辑区域内的数据做冷热数据识别，将判定为热数据的逻辑区域映射到快区域，将判定为冷数据的逻辑区域映射到慢区域。

进一步地，所述步骤(3)包括以下子步骤：

(31)读出新数据地址对应的旧数据段{D，F}，其中D为旧数据，F为旧数据的翻转标志位；

(32)将新数据D’和翻转标志位F’组成的数据段{D’，F’}，F’为“0”，数据段{D’，F’}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D’，F’}为“0”和旧数据段{D，F}为“1”的数量N0；

(33)将数据段{D’，F’}中数据进行二进制翻转得到数据段{D”，F”}，{D”，F”}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D”，F”}为“0”和旧数据段{D，F}为“1”的数量N1；

(34)判断N0是否大于N1，是则将数据D”写入新数据地址；否则将新数据D’直接写入新数据地址。

进一步地，所述步骤(4)包括以下子步骤：

(41)统计新数据D和翻转标志位F组成的数据段{D，F}的二进制数中0的个数N2，其中F为“1”；

(42)判断N2是否大于一个阵列中读或写数据的比特数的一半，是则进入步骤(43)；否则进入步骤(44)；

(43)将新数据D直接写入新数据地址，翻转标志位记为F；

(44)将数据段{D，F}中数据进行二进制翻转得到数据段{D’，F’}，将数据D’写入新数据地址，翻转标志位记为F’。

按照本发明的另一方面，提供了一种交叉开关结构阻变式存储器性能优化系统，包括：

写驱动优化模块，用于在存储体内部的每个阵列的位线两端都设计写驱动，上端的写驱动使能阵列上半部分的ReRAM单元，而下端的写驱动使能阵列下半部分的ReRAM单元；

快慢区域划分模块，用于根据阵列内部不同行延迟不同的特性，将阵列进行快慢区域划分，同时对内存请求做冷热数据识别，将热数据的内存请求重映射到快区域，将冷数据的内存请求重映射到慢区域；

快区域写数据模块，在快区域内写新数据，写入新数据或新数据的翻转数据，确保在快区域内写入数据时写入的二进制“0”最少；

慢区域写数据模块，用于在慢区域内写新数据，写入新数据或新数据的翻转数据，确保在慢区域内写入数据时写入的二进制“0”最多。

进一步地，位于同一列的相邻两阵列共享一个写驱动，所述写驱动每次只能使能一个阵列。

进一步地，所述快慢区域划分模块包括：

区域划分单元，用于将阵列的每K行划分为一个区域，距离写驱动最近的P个区域设为快区，剩下Q个区域是慢区，K×(P+Q)＝M，每个区域大小为

其中，M表示阵列的行数，N表示阵列的列数；

逻辑区域划分单元，用于将每a个内存物理地址对应的空间组成一个逻辑区域，每个逻辑区域对应的数据大小为

逻辑区域和阵列内部的快慢区域形成映射关系，其中

冷热数据映射单元，用于对逻辑区域内的数据做冷热数据识别，将判定为热数据的逻辑区域映射到快区域，将判定为冷数据的逻辑区域映射到慢区域。

进一步地，所述快区域写数据模块包括：

旧数据段读取单元，用于读出新数据地址对应的旧数据段{D，F}，其中D为旧数据，F为旧数据的翻转标志位；

第一新数据段统计单元，用于将新数据D’和翻转标志位F’组成的数据段{D’，F’}，F’为“0”，数据段{D’，F’}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D’，F’}为“0”和旧数据段{D，F}为“1”的数量N0；

新数据段翻转统计单元，用于将数据段{D’，F’}中数据进行二进制翻转得到数据段{D”，F”}，{D”，F”}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D”，F”}为“0”和旧数据段{D，F}为“1”的数量N1；

对比判断单元，用于判断N0是否大于N1，是则将数据D”写入新数据地址；否则将新数据D’直接写入新数据地址。

进一步地，所述慢区域写数据模块包括：

第二新数据统计单元，用于(41)统计新数据D和翻转标志位F组成的数据段{D，F}的二进制数中0的个数N2，其中F为“1”；

统计对比单元，用于判断N2是否大于一个阵列中读或写数据的比特数的一半，是则进入新数据写入单元；否则进入新数据翻转写入单元；

新数据写入单元，用于将新数据D直接写入新数据地址，翻转标志位记为F；

新数据翻转写入单元，用于将数据段{D，F}中数据进行二进制翻转得到数据段{D’，F’}，将数据D’写入新数据地址，翻转标志位记为F’。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下技术特征及有益效果：

(1)本发明技术方案采用了双端写驱动的电路设计，相较于现有技术缓解了ReRAM阵列中由于位线线路电阻引起的压降问题，从一定程度上，降低了ReRAM的访问延迟，提升了ReRAM阵列的可靠性；

(2)本发明技术方案采用了快慢区域划分和地址重映射机制将对延迟敏感的内存热数据映射到快区域，将对延迟不敏感的内存冷数据映射到慢区域，以此来降低访问延迟；

(3)本发明技术方案在快区域减少了快区域中写“0”的个数，降低了访问延迟；

(4)本发明技术方案在在慢区域增加了慢区域中写“0”的个数，使阵列的高阻单元增多，减小了电流泄露，从而提升了可靠性。

附图说明

图1是阻变式存储器的单元结构图；

图2是阻变式存储器阵列交叉开关结构以及在半字线半位线的写机制下执行RESET操作的示意图；

图3是本发明方法的步骤流程示意图；

图4是阻变式存储器的存储体内部两端写驱动电路设计的示意图；

图5是快慢区域划分和地址重映射机制的示意图；

图6是快区域减小延迟的方法流程示意图图；

图7是慢区域增加可靠性方法流程示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

如图3所示，本发明方法包括电路层优化和结构层优化，其中电路层优化主要包括两端写驱动电路设计，主要是为了缓解ReRAM阵列中由于位线线路电阻引起的电压下降问题，结构层优化主要包括快慢区域划分、快区域延迟优化设计和慢区域增加可靠性设计，其中快慢区域划分主要是利用ReRAM阵列内部不同行的延迟不同的特性，在ReRAM阵列中划分快慢区域，然后将对延迟敏感的内存热数据映射到快区域，将对延迟不敏感的内存冷数据映射到慢区域，以此来降低访问延迟；快区域延迟优化设计主要是利用多位写的ReRAM写“0”个数越少，访问延迟越小的特性，在快区域内写新数据时，写入新数据或新数据的翻转数据，确保在快区域内写入数据时写入的二进制“0”最少，从而进一步降低访问延迟；慢区域增加可靠性设计主要是利用ReRAM阵列中高阻单元越多，电流泄露越小的特性，在慢区域内写新数据时，写入新数据或新数据的翻转数据，确保在慢区域内写入数据时写入的二进制“0”最多，从而来提升ReRAM阵列的可靠性。

如图4所示，在存储体内部，在每个ReRAM交叉开关结构阵列的位线两端都使用写驱动，ReRAM控制器根据译码器的地址来选择合适的写驱动，当译码器选择的字线处于阵列上半部分时，上端的写驱动被用于使能上半部分ReRAM单元，当译码器选择的字线处于阵列下半部分时，下端的写驱动被用于使能下半部分ReRAM单元。两端写驱动电路设计在极小的硬件开销下可以很好地缓解ReRAM阵列中由于位线线路电阻引起的电压下降问题，增大ReRAM选定单元两端的电压值，减小选定单元的访问延迟，提升可靠性；在存储体内部，位于同一列的相邻两阵列共享一个写驱动，以此来节省成本，所述写驱动每次使能一个阵列；为了保证存储体内部选中的ReRAM阵列两端始终都有独立的写驱动可供使用，ReRAM控制器在存储体内部隔行选择ReRAM阵列，即第i行的ReRAM阵列被选择，则第i+1行的ReRAM阵列一定不被选择。

如图5所示，基于ReRAM内部不同行的延迟不同的特性，将ReRAM阵列划分为快慢区域，通过将内存热数据映射到快区域，将内存冷数据映射到慢区域，减小ReRAM的访问延迟，具体包括以下子步骤：

(21)根据ReRAM阵列(M×N阵列)内部不同行的延迟不相同的特性，将ReRAM阵列进行快慢区域划分，将离写驱动的距离小于预设距离的行划分为快区，将离写驱动的距离大于预设距离的行划分为慢区，每K行作为一个区域，划分为P个快区，Q个慢区，其中K×(P+Q)＝M，每个区域大小为

(22)将每a个内存物理地址对应的空间组成一个逻辑区域，每个逻辑区域对应的数据大小为

使逻辑区域和ReRAM阵列内部的快慢区域形成一定的映射关系，其中

(23)先将逻辑区域的数据写入缓存，为每个逻辑区域号分配一个计数器来记录各个逻辑区域号的访问次数，在每个时间戳T内，统计各个逻辑区域号的访问次数F，当F大于访问次数阈值时，判定为热数据，否则判定为冷数据，下一个时间戳T开始时，所有逻辑区域的访问次数除以b，优选b＝2，以保证数据的局部性，缓存满后，按照合适的替换算法来替换逻辑区域，优选LRU算法；将判定为热数据的逻辑区域映射到快区域，将判定为冷数据的逻辑区域映射到慢区域。

如图6所示，由于多位写的ReRAM写“0”个数越少，访问延迟就越小，而且快区域的热数据对访问延迟敏感，在快区域内写新数据时，写入新数据或新数据的翻转数据，确保在快区域内写入数据时写入的二进制“0”最少，可以进一步减小ReRAM的访问延迟，具体包括以下子步骤：

(31)读出新数据地址对应的旧数据段{D，F}，其中D为旧数据，F为旧数据的翻转标志位；

(32)将新数据D’和翻转标志位F’组成的数据段{D’，F’}，F’为“0”，数据段{D’，F’}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D’，F’}为“0”和旧数据段{D，F}为“1”的数量N0；

(33)将数据段{D’，F’}中数据进行二进制翻转得到数据段{D”，F”}，{D”，F”}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D”，F”}为“0”和旧数据段{D，F}为“1”的数量N1；

(34)判断N0是否大于N1，是则将数据D”写入新数据地址；否则将新数据D’直接写入新数据地址。

如图7所示，由于ReRAM阵列中高阻单元越多，电流泄露就越小，而且慢区域的冷数据对访问延迟并不敏感，在慢区域内写新数据时，写入新数据或新数据的翻转数据，确保在慢区域内写入数据时写入的二进制“0”最多，可以提升整个ReRAM阵列的可靠性，具体包括以下子步骤：

(41)统计新数据D和翻转标志位F组成的数据段{D，F}的二进制数中0的个数N2，其中F为“1”；

(42)判断N2是否大于一个阵列中读或写数据的比特数的一半，是则进入步骤(43)；否则进入步骤(44)；

(43)将新数据D直接写入新数据地址，翻转标志位记为F；

(44)将数据段{D，F}中数据进行二进制翻转得到数据段{D’，F’}，将数据D’写入新数据地址，翻转标志位记为F’。

本发明方法通过两端写驱动的电路设计，缓解了ReRAM阵列中由于位线线路电阻引起的压降问题，增大了ReRAM选定单元两端的电压值，降低了选定单元的访问延迟，并且提升了阵列的可靠性。基于ReRAM阵列不同行的延迟不同的特性，将ReRAM交叉开关结构阵列划分为快慢区域，通过地址重映射将热数据映射到快区域，冷数据映射到慢区域，降低ReRAM的访问延迟。最后，在快区域中执行基于延迟的翻转机制，进一步降低ReRAM的访问延迟；在慢区域执行基于可靠性的翻转机制，提升ReRAM阵列可靠性。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种交叉开关结构阻变式存储器性能优化方法，其特征在于，所述方法包括以下步骤：

(1)在存储体内部的每个阵列的位线两端都设计写驱动，上端的写驱动使能阵列上半部分的ReRAM单元，而下端的写驱动使能阵列下半部分的ReRAM单元；

(2)根据阵列内部不同行延迟不同的特性，将阵列进行快慢区域划分，同时对内存请求做冷热数据识别，将热数据的内存请求重映射到快区域，将冷数据的内存请求重映射到慢区域；

(3)在快区域内写新数据，写入新数据或新数据的翻转数据，确保在快区域内写入数据时写入的二进制“0”最少；

(4)在慢区域内写新数据，写入新数据或新数据的翻转数据，确保在慢区域内写入数据时写入的二进制“0”最多；

所述步骤(3)包括以下子步骤：

(31)读出新数据地址对应的旧数据段{D，F}，其中D为旧数据，F为旧数据的翻转标志位；

(32)将新数据D’和翻转标志位F’组成的数据段{D’，F’}，F’为“0”，数据段{D’，F’}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D’，F’}为“0”和旧数据段{D，F}为“1”的数量N0；

(33)将数据段{D’，F’}中数据进行二进制翻转得到数据段{D”，F”}，{D”，F”}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D”，F”}为“0”和旧数据段{D，F}为“1”的数量N1；

(34)判断N0是否大于N1，是则将数据D”写入新数据地址；否则将新数据D’直接写入新数据地址。

2.根据权利要求1所述的一种交叉开关结构阻变式存储器性能优化方法，其特征在于，位于同一列的相邻两阵列共享一个写驱动，所述写驱动每次只能使能一个阵列。

3.根据权利要求1所述的一种交叉开关结构阻变式存储器性能优化方法，其特征在于，所述步骤(2)包括以下子步骤：

(21)将阵列的每K行划分为一个区域，距离写驱动最近的P个区域设为快区，剩下Q个区域是慢区，K×(P+Q)＝M，每个区域大小为

其中，M表示阵列的行数，N表示阵列的列数；

(22)将每a个内存物理地址对应的空间组成一个逻辑区域，每个逻辑区域对应的数据大小为

使逻辑区域和阵列内部的快慢区域形成映射关系，其中

(23)对逻辑区域内的数据做冷热数据识别，将判定为热数据的逻辑区域映射到快区域，将判定为冷数据的逻辑区域映射到慢区域。

4.根据权利要求1所述的一种交叉开关结构阻变式存储器性能优化方法，其特征在于，所述步骤(4)包括以下子步骤：

(41)统计新数据D和翻转标志位F组成的数据段{D，F}的二进制数中0的个数N2，其中F为“1”；

(42)判断N2是否大于一个阵列中读或写数据的比特数的一半，是则进入步骤(43)；否则进入步骤(44)；

(43)将新数据D直接写入新数据地址，翻转标志位记为F；

(44)将数据段{D，F}中数据进行二进制翻转得到数据段{D’，F’}，将数据D’写入新数据地址，翻转标志位记为F’。

5.一种交叉开关结构阻变式存储器性能优化的系统，其特征在于，所述系统包括：

写驱动优化模块，用于在存储体内部的每个阵列的位线两端都设计写驱动，上端的写驱动使能阵列上半部分的ReRAM单元，而下端的写驱动使能阵列下半部分的ReRAM单元；

快慢区域划分模块，用于根据阵列内部不同行延迟不同的特性，将阵列进行快慢区域划分，同时对内存请求做冷热数据识别，将热数据的内存请求重映射到快区域，将冷数据的内存请求重映射到慢区域；

快区域写数据模块，在快区域内写新数据，写入新数据或新数据的翻转数据，确保在快区域内写入数据时写入的二进制“0”最少；

慢区域写数据模块，用于在慢区域内写新数据，写入新数据或新数据的翻转数据，确保在慢区域内写入数据时写入的二进制“0”最多；

所述快区域写数据模块包括：

旧数据段读取单元，用于读出新数据地址对应的旧数据段{D，F}，其中D为旧数据，F为旧数据的翻转标志位；

第一新数据段统计单元，用于将新数据D’和翻转标志位F’组成的数据段{D’，F’}，F’为“0”，数据段{D’，F’}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D’，F’}为“0”和旧数据段{D，F}为“1”的数量N0；

新数据段翻转统计单元，用于将数据段{D’，F’}中数据进行二进制翻转得到数据段{D”，F”}，{D”，F”}和旧数据段{D，F}相比，统计在相同二进制数位上数据段{D”，F”}为“0”和旧数据段{D，F}为“1”的数量N1；

对比判断单元，用于判断N0是否大于N1，是则将数据D”写入新数据地址；否则将新数据D’直接写入新数据地址。

6.根据权利要求5所述的一种交叉开关结构阻变式存储器性能优化的系统，其特征在于，位于同一列的相邻两阵列共享一个写驱动，所述写驱动每次只能使能一个阵列。

7.根据权利要求5所述的一种交叉开关结构阻变式存储器性能优化的系统，其特征在于，所述快慢区域划分模块包括：

区域划分单元，用于将阵列的每K行划分为一个区域，距离写驱动最近的P个区域设为快区，剩下Q个区域是慢区，K×(P+Q)＝M，每个区域大小为

其中，M表示阵列的行数，N表示阵列的列数；

逻辑区域划分单元，用于将每a个内存物理地址对应的空间组成一个逻辑区域，每个逻辑区域对应的数据大小为

逻辑区域和阵列内部的快慢区域形成映射关系，其中

冷热数据映射单元，用于对逻辑区域内的数据做冷热数据识别，将判定为热数据的逻辑区域映射到快区域，将判定为冷数据的逻辑区域映射到慢区域。

8.根据权利要求5所述的一种交叉开关结构阻变式存储器性能优化系统，其特征在于，所述慢区域写数据模块包括：

第二新数据统计单元，用于(41)统计新数据D和翻转标志位F组成的数据段{D，F}的二进制数中0的个数N2，其中F为“1”；

统计对比单元，用于判断N2是否大于一个阵列中读或写数据的比特数的一半，是则进入新数据写入单元；否则进入新数据翻转写入单元；

新数据写入单元，用于将新数据D直接写入新数据地址，翻转标志位记为F；

新数据翻转写入单元，用于将数据段{D，F}中数据进行二进制翻转得到数据段{D’，F’}，将数据D’写入新数据地址，翻转标志位记为F’。

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