CN107111486A - 用于计算z序曲线中的下一点的坐标的向量指令 - Google Patents

Abstract

在一个实施例中，处理器包括用于为指定坐标计算指定维度的Z序曲线中的下一点的机器级指令。处理器解码单元配置为解码具有包括第一z曲线索引、指定维度和指定坐标的源和立即数操作数的指令。处理器执行单元配置为执行经解码的指令，通过递增与指定坐标相关联的坐标值来计算下一点的坐标，以生成包括被递增的坐标的第二z曲线索引。

Description

用于计算Z序曲线中的下一点的坐标的向量指令

背景

技术领域

实施例总体涉及计算机处理器领域。更具体地，涉及包括用于计算Z曲线中的下一点的坐标的向量指令的装置。

相关技术描述

Z序曲线是一种填充空间的曲线，填充空间的曲线是其域为单位间隔[0,1]的连续函数。Z排序(例如，莫顿排序)可以为大的数据集合提供显著的性能改善，其中多维局部性是重要的，包括稀疏和密集矩阵操作(尤其是矩阵乘)、有限元分析、图像分析、地震分析、光线跟踪等等。然而，从坐标计算Z序曲线索引可能是计算密集的。

附图说明

结合以下附图，从以下具体实施方式中可获得对本实施例更好的理解，其中：

图1A-B示出8x8矩阵的示例性Z序映射；

图2A-B示出用于沿指定维度递增Z曲线索引的示例性位操作；

图3是示出在Z曲线索引内的被选择的坐标的位的框图；

图4是根据实施例的用于计算Z曲线中的下一点的坐标的向量指令的操作数和逻辑的框图；

图5A是示出根据实施例的用于计算Z曲线中的下一点的向量指令的操作的框图；

图5B是示出用于实现一个或多个微操作的示例性逻辑门布置的框图；

图6是根据实施例的用于沿指定维度计算Z曲线中的下一点的坐标的向量指令的流程图；

图7是用于实现本文中所描述的向量指令的实施例的处理器的框图；

图8A-8B是示出根据实施例的通用向量友好指令格式及其指令模板的框图；

图9A-D是示出根据实施例的示例性专用向量友好指令格式的框图；

图10是根据一个实施例的寄存器架构的框图；

图11A是示出示例性有序取出、解码、引退流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图11B是示出要包括在实施例中的有序取出、解码、引退核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图；

图12A-B示出示例性有序核架构的框图；

图13是根据实施例的具有多于一个核、集成存储器控制器、集成图形器件的处理器的框图；

图14示出示例性计算系统的框图；

图15示出第二示例性计算系统的框图；

图16示出第三示例性计算系统的框图；

图17示出根据实施例的芯片上系统(SoC)的框图；以及

图18示出对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下面的描述中，出于解释目的阐述了众多具体细节以便提供对以下描述的实施例的完全理解。然而，对本领域技术人员显而易见的是，没有这些具体细节中的一些细节也可实践实施例。在其他实例中，公知的结构和设备以框图形式示出以避免混淆实施例的基础概念。在一个实施例中，描述了扩展英特尔架构(IA)的架构扩展，但是基本原理并不限于任何特定的ISA。

向量和SIMD指令概览

某些类型的应用通常需要对大量数据项执行相同的操作(被称为“数据并行性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行一个操作的指令类型。SIMD技术尤其适用于可以将寄存器中的多个位逻辑地划分成多个固定大小的数据元素(其中，每个数据元素表示单独的值)的处理器。例如，可将256位寄存器中的多个位指定为将以下列形式被操作的源操作数：四个单独的64位紧缩数据元素(四字(Q)大小数据元素)、八个单独的32位紧缩数据元素(双字(D)大小数据元素)、十六个单独的16位紧缩数据元素(字(W)大小数据元素)或三十二个单独的8位数据元素(字节(B)大小数据元素)。该数据类型被称为“紧缩”数据类型或“向量”数据类型，并且该数据类型的操作数被称为紧缩数据操作数或向量操作数。换言之，紧缩数据项或向量是指紧缩数据元素的序列，并且紧缩数据操作数或向量操作数是SIMD指令(也被称为紧缩数据指令或向量指令)的源操作数或目的地操作数。

诸如由具有包括x86、MMXTM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1以及SSE4.2指令的指令集的CoreTM处理器使用的SIMD技术之类的SIMD技术在应用性能方面实现了显著的改善。已经推出了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的附加的SIMD扩展集(参见例如2014年9月的64和IA-32架构软件开发者手册；以及参见2014年9月的架构指令集扩展编程参考)。

Z曲线索引概览

在一个实施例中，处理器包括用于在给定当前索引的情形下计算Z序曲线的沿指定维度的下一索引的32位和64位机器级指令。Z序曲线是一种填充空间的曲线，填充空间的曲线是其域为单位间隔[0,1]的连续函数。Z曲线排序(例如，莫顿排序)可以为大的数据集合提供显著的性能改善，其中多维局部性是重要的，包括稀疏和密集矩阵操作(尤其是矩阵乘)、有限元分析、图像分析、地震分析、光线跟踪等等。Z曲线排序通过增加局部性以及为分块或分片操作提供逻辑的基本原理来改善数据集合分析的性能。

然而，从坐标计算沿Z序曲线的索引和从索引计算坐标是处理器密集的。因此，本文中描述了用于计算Z序曲线中的下一点的坐标的向量指令以用于当分析大的数据集合时减少计算开销并且改善应用性能。坐标的集合的Z曲线索引是指定与坐标相关联的沿Z序曲线的点的索引。索引可以通过对每个坐标的位执行混洗操作以将坐标的位交织为所得的Z曲线索引而形成。给定沿Z序曲线的具体索引(例如，Z曲线索引)，为了找到沿指定维度的Z序曲线中的下一点的坐标，可以将z曲线索引的位解混洗为相应的坐标、可以递增指定维度的给定的坐标、以及可以将坐标值的位重新混洗为新索引。在本文中所描述的一个实施例中，优化的实现方式标识经混洗的索引中的坐标的位并且递增索引内的坐标而不执行解混洗和重新混洗操作。

图1A示出所示的8x8矩阵100的每个元素的Z序密钥映射。在显示的每个元素中，较高阶的位在顶部，而较低阶的位在底部。Z曲线排序的一个实现方式通过将每个维度中的原始索引中的每一个的位交织(例如，混洗)而执行的。所示的矩阵100的每个元素中示出的Z排序是通过将矩阵100中的每个元素的维度_1 101和维度_2 102的值按位交织而生成的。

例如，可以通过将每个维度的坐标的位交织来确定在坐标[2,3](例如，维度_1101中的二进制010和维度_2 102中的二进制011)处的元素的Z曲线索引，产生二进制Z曲线索引001101(例如，0x0D)。示例性Z曲线索引值指示在坐标[2,3]处的矩阵元素是示例性矩阵100的Z序曲线中的第13个(零索引的，以10为基)索引。尽管为了示例性目的示出了简单的二维(2D)Z曲线和相关联的索引，但是本文中所描述的指令可以对具有两个、三个或四个维度的N维Z序曲线执行。

图1B是通过按Z序顺序地跟踪元素的矩阵元素而创建的Z曲线200的图示。为了找到沿给定维度的下一索引，给定Z曲线索引，可以将索引解构建或解混洗为组成坐标、可以通过递增相关坐标来生成新坐标、以及可以从新坐标计算新索引。替代地，可以使用位操纵算法来计算新索引而不对索引解构建或解混洗。

递增Z曲线索引中的坐标

图2A-B示出用于沿指定维度递增Z曲线索引的示例性位操作。示出了六位二维Z曲线索引202(例如，第一2D Z曲线索引202A和第二2D Z曲线索引202B)，使用逻辑来计算该索引202以从三位第一坐标204和三位第二坐标(例如，经解混洗的坐标206A和被递增的坐标206B)中构建Z曲线索引。图2A示出将Z曲线索引202A解混洗为组成坐标204、206A的解混洗操作。图2B示出递增坐标(例如，被递增的坐标206B)和重新计算新Z曲线索引202B。

如图2A所示，实施例可以通过首先对Z曲线索引的位执行解混洗操作203而解混洗为组成坐标值来计算沿指定维度的Z序曲线中的下一点的索引坐标。示例性2D Z曲线索引202包括来自两个坐标的位。第一坐标206A包括位X2、X1和X0，指示坐标X的第二、第一和零位。第二坐标204包括位Y2、Y1和Y0，指示坐标Y的第二、第一和零位。为了创建2D Z曲线索引，已经将组成位混洗为Z曲线索引Y2X2Y1X1Y0X0。逆Z序曲线操作(例如，解混洗操作203)可以用于将Z曲线索引解混洗为组成部分。

如图2B所示，在索引202A被解混洗之后，实施例可以递增被选择的坐标，并且可以通过将坐标重新混洗来创建新索引202B。图2A的经混洗的第一坐标206A的位被递增以创建被递增的坐标206B，由位X’2、X’1和X’0表示。使用Z序曲线索引操作205来将被递增的坐标206B的位与第二坐标204的位重新混洗以计算具有位布置Υ2X’2Υ1X’1Υ0X’0的新2D Z曲线索引202B。

应当理解，本文中参考使用被指定为X、Y、Z、T等等的维度的坐标的操作来描述实施例。坐标用于定义诸如2D、3D或4D空间的N维空间内的位置。本领域技术人员将理解，使用的坐标是示例性的，并且X、Y、Z和T坐标一般指代用于在Z曲线排序适用的任意N维空间内定义位置、第一、第二、第三、第四维度等等的任何坐标的集合位置的。

图3是示出在Z曲线索引内的被选择的坐标的位的框图。实施例包括32位和64位向量指令的集合，给定Z曲线索引值、索引中的维度的数量和要递增的坐标，指令找到沿Z曲线的下一点的坐标。指令使用向量处理操作和位操纵以递增给定的Z曲线索引内的相关位而无须将索引解混洗为它们相应的坐标。图3示出示例性2D Z曲线索引302中的示例性坐标X的位位置，其中坐标位X0 312、X1 314、X2 316到XN 318贯穿索引被混洗。

图4是根据实施例的用于计算Z曲线中的下一点的坐标的向量指令的操作数和逻辑的框图。在一个实施例中，实现向量指令从而经由SRC1操作数402输入当前Z曲线索引401。立即数操作数406的位零和一(例如，[1:0])包括索引的维度的数量(例如，对于二维、三维、或四维索引的DIM SEL 405中的“0b10”、“0b11”或“0b00”的值)。立即数操作数406的位二和三(例如，[3:2])指示要递增坐标中的哪些(例如，对于索引中的第一、第二、第三或第四坐标的COORD SEL 407中的“0b00”、“0b01”、“0b10”或“0b11”的值)。在一个实施例中，立即值是八位立即值，其中四个高位(例如，[7:4])被颠倒。还包括目的地操作数412，用于指定写入所得的值的位置。指令通过将指定的部分的前导“1”值位变成“0”并且将第一个“0”位变成“1”来操作，其有效地将指定的被按位混洗的坐标加1。

根据实施例，在单个机器级指令内执行操作，在执行期间该指令被解码为一个或多个微操作。在微指令级，在被执行单元处理之前，可以将与操作数相关联的坐标存储在处理器寄存器中。在一个实施例中，复用器(例如，mux 408)将源寄存器耦合到处理器执行单元中的ZORDERNEXT逻辑410。示例性指令的位操作通过下表1所示的伪代码而示出。

表1-Zordernext指令伪代码

如表1所示，实施例包括具有目的地操作数(dst)、源操作数(src1)和八位立即数操作数(imm8)的zordernext指令。src1操作数可以是64位或32位宽的数据元素，其存储由imm8[2:0]中指定的维度的数量(例如，imm8的位0和1)所定义的现有的Z曲线索引，其中“0b10”对应于二维索引，而“0b11”对应于三维索引。在一个实施例中，“0b00”用于指示四维索引，因为未定义零维Z曲线索引。

被选择的要递增的坐标由imm8的位3和4定义，其中“0b00”对应于第一坐标、“0b01”对应于第二坐标、“0b10”对应于第三坐标以及“0b11”对应于第四坐标。在一个实施例中，坐标选择对应于Z曲线索引值内的坐标的位置。例如，对于通过对[TZYX]的位交织计算的四维Z曲线索引，其中与“T”维度相关联的坐标位在最高有效位中并且与“X”维度相关联的坐标维度在最低有效位中，与“X”维度相关联的坐标为第一坐标，而与“T”维度相关联的坐标为第四坐标。

图5A是示出根据实施例的用于计算Z曲线中的下一点的向量指令的操作的框图。图5B是示出用于执行图5A中示出的操作的示例性逻辑门布置550的框图。指令的操作示出为使用示例性索引0b01101，并且计算沿第一索引维度的Z序曲线中的下一点，第一索引维度被示为X维度，其中X维度坐标包括位0b101，而Y维度坐标包括位0b010。

示出了三级操作，第一级Z曲线索引502A、第二级Z曲线索引502B和第三级Z曲线索引502C。在两级中示出示例性位掩码504，第一级位掩码504A和第二级位掩码504B。在操作期间，输入2D Z曲线索引(例如，第一级Z曲线索引502A)0b011001包括来自X维度坐标的位X0、X1和X2。使用第一级Z曲线索引502A和第一级位掩码504A的第一AND操作506A确定下一级的操作是否会发生。

如果AND操作产生“1”值，则对第一级Z曲线索引502A和第一级位掩码504A执行XOR操作508以产生第二级Z曲线索引502B 0b011000。对第二级位掩码504B执行第二AND操作506B，第二级位掩码504B是第一级位掩码504A左移索引(例如，0b10)内的维度的数量的位。第二AND操作506B的结果为“0”。当AND操作的结果为“0”时，对Z曲线索引的当前工作值(例如，第二级Z曲线索引502B)和当前位掩码(例如，第二级位掩码504B)执行OR操作510。在该情形下，OR操作510的结果为第三级Z曲线索引502C。第三级Z曲线索引502C，在该实例中为结果值0b011100，其是指令的结果值，并且2D Z曲线索引的X维度坐标具有位0b110，而Y维度坐标具有位0b010。

图5B示出可以用于实现与本文中所描述的指令的实施例相关联的一个或多个微操作的示例性逻辑门布置550。将理解省略多种电路组件以避免混淆必要元件。如图所示，对应于第一级Z曲线索引502A的源操作数552可以与被紧缩为立即数操作数554(例如，IMM8)的维度和坐标数据一起被接收。立即数操作数的位二和三控制第一移位器电路553以选择初始坐标位掩码504A。可以使用XOR逻辑门558来执行第一级Z曲线索引502A和第一级位掩码504A之间的XOR操作508。第二移位器电路555可以例如将位掩码移位位零和一中的维度选择值的位，以将第一级位掩码504A转换为第二级位掩码504B，第二级位掩码504B可以作为掩码输出566从逻辑门输出，掩码输出566反映在单级操作后掩码的状态。

在一个实施例中，NAND逻辑门556可以用于对第一级Z曲线索引502A执行第一AND操作506A的逻辑的必然结果。可以由XOR逻辑门558执行XOR操作。可以由OR逻辑门560执行OR操作510。可以并行地执行这些操作中的每一个，NAND门556在XOR门558和OR门560的输出之间(经由复用器561)选择逻辑门的输出值562。NAND门556还对有效564位置位以指示输出值562是有效输出还是中间输出。当有效564被置位时，控制逻辑(未示出)可以将输出562存储到目的地操作数指示的寄存器。当有效564未被置位时，可以使用掩码输出566和中间输出值562来执行后续的级。附加的逻辑级可以使用类似的逻辑门布置或不同的逻辑门布置，因为示出的逻辑门布置550为示例性的。

图6是根据实施例的用于沿指定维度计算Z曲线中的下一点的坐标的向量指令的流程图。如框602处所示，当处理器取出用于计算z曲线中的下一点的坐标的向量指令时，指令流水线存在，指令具有第一源操作数、立即数操作数和目的地操作数。如框604处所示，处理器将Z曲线索引指令解码为一个或多个微操作。微操作使得处理器的组件(例如执行单元)执行各种操作，包括取出源操作数指示的源操作数值以及立即值的操作，如框606处所示。如框608处所示，在一个实施例中，处理器内的逻辑单元执行附加操作以从立即数操作数中检索(例如，解码、解紧缩、经掩码、读取、移位等等)维度值和坐标值。维度值指定Z曲线索引的维度的数量并且坐标值指定要递增的坐标以找到Z曲线中的下一点。在一个实施例中，逻辑单元包括用于自动将源坐标值与源操作数隔离而不需要显式检索的硬件。

如框610处所示，当取出源坐标值并且检索到维度和坐标值时，一个或多个微操作使得一个或多个执行单元为指定坐标计算指定维度的Z曲线中的下一点的坐标。如框612处所示，处理器然后可以将Z曲线索引指令的结果存储在目的地操作数指示的位置中。

图7是用于实现本文中所描述的向量指令的实施例的处理器755的框图。处理器755包括具有用于执行本文中所描述的ZORDERNEXT指令的ZORDERNEXT执行逻辑741的执行单元740。当执行单元740执行指令流时，寄存器集合705为操作数、控制数据和其他类型的数据提供寄存器存储。

为简单起见，在图7中示出单个处理器核(“核0”)的细节。然而，将会理解，图7中所示的每个核都可具有与核0相同或相似的逻辑集合。如所示出的那样，每个核可包括根据指定的高速缓存管理策略的用于高速缓存指令和数据的专用一级(L1)高速缓存712和二级(L2)高速缓存711。L1高速缓存711包括用于存储指令的单独的指令高速缓存720和用于存储数据的单独的数据高速缓存721。存储在各种处理器高速缓存之内的指令和数据以可以是固定大小(如，64字节、128字节、512字节长度的)高速缓存行的粒度被管理。该示例性实施例的每个核具有：从主存储器700和/或共享的三级(L3)高速缓存716取出指令的指令取出单元710；用于对指令进行解码(例如，将程序指令解码成微操作或“uops”)的解码单元720；用于执行指令(例如，本文所描述的ZORDERNEXT指令)的执行单元740；以及用于引退指令和写回结果的写回单元750。

指令取出单元710包括各种公知的组件，包括：用于存储要从存储器700(或高速缓存中的一个)取出的下一指令的地址的下一指令指针703；用于存储最近使用的虚拟向物理指令地址的映射以改善地址转换速度的指令转换后备缓冲器(ITLB)704；用于推测地预测指令分支地址的分支预测单元702；以及用于存储分支地址和目标地址的分支目标缓冲器(BTB)701。一旦被取出，随后指令被流式地传送到指令流水线的其余的级，包括，解码单元730、执行单元740和写回单元750。在下文的图11A-B中更详细地描述这些单元中的每一个的结构和功能。

本文中所描述的实施例在处理装置或数据处理系统中实现。在下面的描述中，阐述了很多特定细节以提供对本文中所描述的实施例的全面理解。然而，在没有这些特定细节中的一些的情况下可以实践实施例，这对于本领域技术人员将是清楚的。所描述的架构特征中的一些是对英特尔架构(IA)的扩展。然而，基本原理不限于任何特定的ISA。

指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输出(I/O)。应该注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器供执行的指令——而不是作为由处理器的解码器解码宏指令产生的结果的微指令或微操作(例如，微操作)。微指令或微操作可以配置为指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。

ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同的微架构的处理器可共享共同的指令集。例如，奔腾四(Pentium 4)处理器、酷睿(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的多个处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(诸如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)、以及引退寄存器堆)的一个或多个动态分配物理寄存器。除非另作说明，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于指定给定微型架构中的寄存器(例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池)。

指令集包括一个或多个指令格式。给定指令格式定义各种各样的字段(位的数量、位的位置)以指定要执行的操作以及对其要执行该操作的操作数等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有指令格式的字段的不同子集(所包括的字段通常按相同的顺序，但是至少一些字段具有不同的位的位置，因为有较少的字段被包括)和/或定义为具有以不同的方式来解释的给定字段。使用给定的指令格式(并且如果经定义，则以该指令格式的一个给定的指令模板)来表达给定的指令，并且该给定的指令指定操作和操作数。指令流是具体的指令序列，其中，序列中的每条指令是按照指令格式(并且如果经定义，按照该指令格式的指令模板中的一个给定的指令模板)的指令的发生。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。

图8A-8B是示出根据实施例的通用向量友好指令格式及其指令模板的框图。图8A是示出根据实施例的通用向量友好指令格式及其A类指令模板的框图；而图8B是示出根据实施例的通用向量友好指令格式及其B类指令模板的框图。具体而言，为通用向量友好指令格式800定义了A类和B类指令模板，这两类指令模板都包括无存储器访问805指令模板和存储器访问820指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

将描述其中向量友好指令格式支持以下情况的实施例，即64字节向量操作数长度(或大小)与32位(4字节)或64位(8字节)数据元素宽度(或大小)(并且由此，64字节向量由16个双字大小的元素或者替代地8个四字大小的元素组成)、64字节向量操作数长度(或大小)与16位(2字节)或8位(1字节)数据元素宽度(或大小)、32字节向量操作数长度(或大小)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或大小)、以及16字节向量操作数长度(或大小)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或大小)。然而，替代实施例可支持更大、更小、和/或不同的向量操作数大小(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图8A中的A类指令模板包括：1)在无存储器访问805的指令模板内，示出无存储器访问的完全舍入控制型操作810的指令模板以及无存储器访问的数据变换型操作815的指令模板；以及2)在存储器访问820的指令模板内，示出存储器访问的时间825的指令模板和存储器访问的非时间830的指令模板。图8B中的B类指令模板包括：1)在无存储器访问805的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作812的指令模板以及无存储器访问的写掩码控制的vsize型操作817的指令模板；以及2)在存储器访问820的指令模板内，示出存储器访问的写掩码控制827的指令模板。

通用向量友好指令格式800包括下文中按照图8A-8B中所示出的顺序列出的下列字段。

格式字段840－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段842－其内容区分不同的基础操作。

寄存器索引字段844-其内容直接或者通过地址生成来指定源和目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器堆中选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段846－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问805的指令模板与存储器访问820的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段850－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，此字段被划分为类别字段868、α字段852以及β字段854。扩充操作字段850允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段860－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段862A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段862B(注意，位移字段862A直接在位移因数字段862B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的大小(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总大小(N)以生成要在计算有效地址时使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段874(稍后在本文中描述)和数据操纵字段854C确定。位移字段862A和位移因数字段862B不用于无存储器访问805指令模板，和/或不同的实施例可以实现仅一者或两者都不实现，从这个意义上说，位移字段862A和位移因数字段862B是任选的。

数据元素宽度字段864－其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中仅用于指令中的一些)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段870－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。如此，写掩码字段870允许部分向量操作，包括加载、存储、算术、逻辑等等。尽管描述了其中写掩码字段870的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段870的内容间接地标识了要执行的掩码操作)的实施例，但是替代实施例相反或另外允许掩码写字段870的内容直接地指定要执行的掩码操作。

立即数字段872－其内容允许对本文中所描述的立即数操作数的指定。在一个实施例中，立即数操作数被直接编码为机器指令的一部分。

类字段868－其内容在不同类的指令之间进行区分。参考图8A-B，该字段的内容在A类和B类指令之间进行选择。在图8A-B中，使用圆角方形来指示在字段中存在专用值(例如，在图8A-B中，分别是针对类字段868的A类868A和B类868B)。

A类指令模板

在A类非存储器访问805的指令模板的情况下，α字段852被解释为RS字段852A，其内容区分将执行不同的扩充操作类型中的哪一种(例如，分别为无存储器访问的舍入型操作810以及无存储器访问的数据变换型操作815指令模板指定的舍入852A.1和数据变换852A.2)，而β字段854区别将执行指定的类型的操作中的哪一个。在无存储器访问805的指令模板中，比例字段860、位移字段862A以及位移比例字段862B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完整舍入控制型操作810指令模板中，β字段854被解释为舍入控制字段854A，其内容提供静态舍入操作。尽管在所描述的实施例中，舍入控制字段854A包括抑制所有浮点异常(SAE)字段856和舍入操作控制字段858，但是替代实施例可以支持将这两个概念编码为同一个字段，或仅具有这些概念/字段中的一个或另一个(例如，可以仅具有舍入操作控制字段858)。

SAE字段856－其内容区分是否禁用异常事件报告；当SAE字段856的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处理程序。

舍入操作控制字段858－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。如此，舍入操作控制字段858允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容优先于该寄存器值。无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作815指令模板中，β字段854被解释为数据变换字段854B，其内容区分将执行数个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问820的指令模板的情况下，α字段852被解释为驱逐提示字段852B，其内容区分要使用驱逐提示中的哪一个(在图8A中，对于存储器访问时效性825的指令模板和存储器访问非时效性830的指令模板分别指定时效性的852B.1和非时效性的852B.2)，而β字段854被解释为数据操纵字段854C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问820指令模板包括比例字段860，并且任选地包括位移字段862A或位移比例字段862B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性数据是不大可能足够快地重复使用以从第1级高缓存中的高速缓存操作获益且应当给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段852被解释为写掩码控制(Z)字段852C，其内容区分由写掩码字段870控制的写掩码操作应当是合并还是归零。

在B类非存储器访问805指令模板的情况下，β字段854的部分被解释为RL字段857A，其内容区分将执行不同的扩充操作类型中的哪一种(例如，分别为无存储器访问的写掩码控制部分舍入控制型操作812指令模板和无存储器访问的写掩码控制VSIZE型操作817指令模板指定的舍入857A.1和向量长度(VSIZE)857A.2)，而β字段854的其余部分区别将执行指定类型的操作中的哪一个。在无存储器访问805的指令模板中，比例字段860、位移字段862A以及位移比例字段862B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作810指令模板中，β字段854的其余部分被解释为舍入操作字段859A，并且异常事件报告被禁用(给定的指令不报告任何种类的浮点异常标志，并且不引发任何浮点异常处理程序)。

舍入操作控制字段859A－正如舍入操作控制字段858，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段859A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作817指令模板中，β字段854的其余部分被解释为向量长度字段859B，其内容区分将执行数个数据向量长度中的哪一个(例如，128、256或512字节)。

在B类存储器访问820指令模板的情况下，β字段854的部分被解释为广播字段857B，其内容区分是否将执行广播类型数据操纵操作，而β字段854的其余部分被解释为向量长度字段859B。存储器访问820指令模板包括比例字段860，并且任选地包括位移字段862A或位移比例字段862B。

就通用向量友好指令格式800而言，完整操作码字段874示出为包括格式字段840、基础操作字段842以及数据元素宽度字段864。尽管示出了其中完整操作码字段874包括所有这些字段的一个实施例，但是，在不是支持所有这些字段的实施例中，完整操作码字段874包括少于全部这些字段。完整操作码字段874提供操作代码(操作码)。

扩充操作字段850、数据元素宽度字段864以及写掩码字段870允许以通用向量友好指令格式逐指令地指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。

当然，在不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者静态编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的一类或多类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

图9A-D是示出根据实施例的示例性专用向量友好指令格式的框图。图9示出专用向量友好指令格式900，其指定位置、大小、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式900是专用的。专用向量友好指令格式900可以被用来扩展x86指令集，并且由此，这些字段中的一些与用于现有的x86指令集及其扩展(例如，AVX)中的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图8的字段，来自图9的字段映射到来自图8的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式800的上下文中，实施例参考专用向量友好指令格式900进行了描述，但是本发明不限于专用向量友好指令格式900，声明的地方除外。例如，通用向量友好指令格式800构想了各种字段的各种可能的大小，而专用向量友好指令格式900示出为具有特定大小的字段。作为具体示例，尽管数据元素宽度字段864示出为专用向量友好指令格式900中的一个位字段，但是本发明不限于此(也就是说，通用向量友好指令格式800构想数据元素宽度字段864的其他大小)。

通用向量友好指令格式800包括下文中按照图9A中所示出的顺序列出的字段。

EVEX前缀(字节0-3)902——以四字节形式进行编码。

格式字段840(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段840，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段905(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(857BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段810－这是REX’字段810的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；替代实施例不以反转的格式存储该指示的位以及下文中其他指示的位。值1用于对较低16个寄存器进行编码。换言之，R'Rrrr是通过组合来自其他字段的EVEX.R'、EVEX.R以及其他RRR而形成的。

操作码映射字段915(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段864(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型的粒度(大小)(32位数据元素或64位数据元素)。

EVEX.vvvv 920(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段920对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将说明符大小扩展到32个寄存器。

EVEX.U 868类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段925(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码为SIMD前缀编码字段；在提供给解码器的PLA之前，在运行时可被扩展为传统SIMD前缀(因此，PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可以直接将EVEX前缀编码字段的内容用作操作码扩展，但是某些实施例为了一致性而以类似的方式扩展，但是允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段852(EVEX字节3，位[7]–EH；也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。

β字段854(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。

REX’字段810－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换言之，V'VVVV是通过组合EVEX.V'、EVEX.vvvv而形成的。

写掩码字段870(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段930(字节4)也称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段940(字节5)包括MOD字段942、Reg字段944以及R/M字段946。如前所述，MOD字段942的内容在存储器访问操作与非存储器访问操作之间进行区分。Reg字段944的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段946的作用可包括如下：对引用存储器地址的指令操作数进行编码,或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段850的内容用于存储器地址生成。SIB.xxx 954和SIB.bbb 956－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段862A(字节7-10)－当MOD字段942包含10时，字节7-10是位移字段862A，并且它以与传统32位位移(disp32)相同的方式工作，以字节粒度工作。

位移因数字段862B(字节7)－当MOD字段942包含01时，字节7是位移因数字段862B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段862B是disp8的重新解释；当使用位移因数字段862B时，通过将位移因数字段的内容乘以存储器操作数访问的大小(N)来确定实际位移。这种类型的位移被称为disp8*N。这减小了平均指令长度(用于位移的单个字节，但是具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段862B替代传统x86指令集8位位移。由此，位移因数字段862B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的大小按比例缩放位移量以获得字节式地址偏移量)。

立即数字段872如先前所述那样进行操作。

完整操作码字段

图9B是示出根据本发明的一个实施例的构成完整操作码字段874的专用向量友好指令格式900中的字段的框图。具体而言，完整操作码字段874包括格式字段840、基础操作字段842以及数据元素宽度(W)字段864。基础操作字段842包括前缀编码字段925、操作码映射字段915以及实操作码字段930。

寄存器索引字段

图9C是示出根据本发明的一个实施例的构成寄存器索引字段844的专用向量友好指令格式900中的字段的框图。具体地，寄存器索引字段844包括REX字段905、REX’字段910、MODR/M.reg字段944、MODR/M.r/m字段946、VVVV字段920、xxx字段954以及bbb字段956。

扩充操作字段

图9D是示出根据本发明的一个实施例的构成扩充操作字段850的专用向量友好指令格式900中的字段的框图。当类(U)字段868包含0时，它表示EVEX.U0(A类868A)；当它包含1时，它表示EVEX.U1(B类868B)。当U＝0并且MOD字段942包含11(表示无存储器访问操作)时，α字段852(EVEX字节3，位[7]-EH)被解释为rs字段852A。当rs字段852A包含1(舍入852A.1)时，β字段854(EVEX字节3、位[6:4]-SSS)被解释为舍入控制字段854A。舍入控制字段854A包括一位的SAE字段856和两位的舍入操作字段858。当rs字段852A包含0(数据变换852A.2)时，β字段854(EVEX字节3，位[6:4]-SSS)被解释为三位的数据变换字段854B。当U＝0且MOD字段942包含00、01或10(表示存储器访问操作)时，α字段852(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段852B且β字段854(EVEX字节3，位[6:4]-SSS)被解释为三位的数据操纵字段854C。

当U＝1时，α字段852(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段852C。当U＝1且MOD字段942包含11(表示无存储器访问操作)时，β字段854的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段857A；当它包含1(舍入857A.1)时，β字段854的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段859A，而当RL字段857A包含0(VSIZE 857.A2)时，β字段854的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为向量长度字段859B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段942包含00、01或10(表示存储器访问操作)时，β字段854(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段859B(EVEX字节3，位[6-5]–L_1-0)和广播字段857B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图10是根据实施例的寄存器架构1000的框图。在所示出的实施例中，有32个512位宽的向量寄存器1010；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式900对这些覆盖的寄存器堆操作，如在以下表2中所示的。

表2-寄存器

换句话说，向量长度字段859B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段859B的指令模板对最大向量长度操作。此外，在一个实施例中，专用向量友好指令格式900的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1015——在所示实施例中，有8个写掩码寄存器(k0到k7)，每一个的大小都是64位。在替代实施例中，写掩码寄存器1015的大小为16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器1025——在所示实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1045，在其上重叠了MMX紧缩整数平坦寄存器堆1050——在所示出的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。

替代实施例可以使用较宽的或较窄的寄存器。另外，替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

为了提供更完整的理解，以下提供示例性处理器核架构、处理器和计算机架构的概览。

示例性核架构、处理器和计算机架构

处理器核可以以不同方式、出于不同目的、在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等的专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图11A是示出根据实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图11B是示出根据实施例的要被包括在处理器中的有序架构核的和示例性寄存器重命名的乱序发布/执行架构核的示例性实施例的框图。图11A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、乱序发布/执行流水线和核。给定有序方面是乱序方面的子集的情况下，将描述乱序方面。

在图11A中，处理器流水线1100包括取出级1102、长度解码级1104、解码级1106、分配级1108、重命名级1110、调度(也称为分派或发布)级1112、寄存器读取/存储器读取级1114、执行级1116、写回/存储器写入级1118、异常处理级1122以及提交级1124。

图11B示出了包括耦合到执行引擎单元1150的前端单元1130的处理器核1190，且执行引擎单元和前端单元两者都耦合到存储器单元1170。核1190可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核1190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、或图形核等等。

前端单元1130包括耦合至指令高速缓存单元1134的分支预测单元1132，指令高速缓存单元1134耦合至指令转换后备缓冲器(TLB)1136，指令转换后备缓冲器1136耦合至指令取出单元1138，指令取出单元1138耦合至解码单元1140。解码单元1140(或解码器)可解码指令，并生成从原始指令解码出的、或以其它方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其它指令、或其它控制信号作为输出。解码单元1140可使用各种不同的机制来实现。合适的机制的示例包括但不仅限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等等。在一个实施例中，核1190包括(例如，在解码单元1140中或以其他方式在前端单元1130内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元1140耦合至执行引擎单元1150中的重命名/分配器单元1152。

执行引擎单元1150包括耦合至引退单元1154的重命名/分配器单元1152以及一组一个或多个调度器单元1156。调度器单元1156表示任意数量的不同调度器，包括预留站、中心指令窗等。调度器单元1156耦合到物理寄存器堆单元1158。每个物理寄存器堆单元1158表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器堆单元1158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器堆单元1158与引退单元1154重叠以示出可以用来实现寄存器重命名和乱序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器堆；使用将来的文件、历史缓冲器和引退寄存器堆；使用寄存器映射和寄存器池等等)。引退单元1154和物理寄存器堆单元1158耦合到执行群集1160。执行群集1160包括一组一个或多个执行单元1162和一组一个或多个存储器访问单元1164。执行单元1162可以对各种类型的数据(例如，标量浮点、紧缩整数、紧缩浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能组的数个执行单元，但是其他实施例可以仅包括一个执行单元或全部都执行所有功能的多个执行单元。调度器单元1156、物理寄存器堆单元1158以及执行群集1160示出为可能是复数个，因为某些实施例为某些类型的数据/操作创建单独的流水线(例如，各自都具有其自身的调度器单元、物理寄存器堆单元和/或执行群集的标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线和/或存储器访问流水线——并且在单独的存储器访问流水线的情况下，实现了其中仅此流水线的执行群集具有存储器访问单元1164的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行的，而其余的是有序的。

存储器访问单元1164的集合耦合到存储器单元1170，该存储器单元包括耦合到数据高速缓存单元1174的数据TLB单元1172，其中数据高速缓存单元耦合到第2级(L2)高速缓存单元1176。在一个示例性实施例中，存储器访问单元1164可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1170中的数据TLB单元1172。指令高速缓存单元1134还耦合到存储器单元1170中的第2级(L2)高速缓存单元1176。L2高速缓存单元1176被耦合到一个或多个其他级的高速缓存，并最终被耦合到主存储器。

作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线1100：1)指令取出1138执行取出和长度解码级1102和1104；2)解码单元1140执行解码级1106；3)重命名/分配器单元1152执行分配级1108和重命名级1110；4)调度器单元1156执行调度级1112；5)物理寄存器堆单元1158和存储器单元1170执行寄存器读取/存储器读取级1114；执行群集1160执行执行级1116；6)存储器单元1170和物理寄存器堆单元1158执行写回/存储器写入级1118；7)各单元可牵涉到异常处理级1122；以及8)引退单元1154和物理寄存器堆单元1158执行提交级1124。

核1190可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；英国剑桥市和加利福尼州圣何塞市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1190包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的通用向量友好指令格式(U＝0和/或U＝1))的逻辑，进而允许由许多多媒体应用使用的操作通过使用紧缩数据来执行。

应当理解，核可以支持多线程操作(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程操作，各种方式包括时分多线程操作、同步多线程操作(其中，单个物理核为物理核正在同步进行多线程操作的多个线程中的每一个线程提供逻辑核)或其组合(例如，时分取出和解码以及此后诸如利用超线程技术的同步多线程操作)。

尽管在乱序执行的上下文中描述了寄存器重命名，但是，应当理解，寄存器重命名可以用于有序架构中。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元1134/1174以及共享L2高速缓存单元1176，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如第1级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，系统可以包括内部高速缓存以及在核和/或处理器外部的外部高速缓存的组合。或者，全部高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图12A-B示出更具体的示例性有序核架构的框图，该核将是芯片中的多个逻辑块中的一个(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。

图12A是根据实施例的单个处理器核以及它与管芯上互连网络1202的连接及其第2级(L2)高速缓存的本地子集1204的框图。在一个实施例中，指令解码器1200支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1206允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1208和向量单元1210使用分开的寄存器集合(分别为标量寄存器1212和向量寄存器1214)，并且在这些寄存器之间转移的数据被写入到存储器并随后从第1级(L1)高速缓存1206读回，但是替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1204是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集1204的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1204中，并且可以与其它处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集1204中，并在必要的情况下从其它子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图12B是根据实施例的图12A中的处理器核的一部分的展开图。图12B包括L1高速缓存1204的L1数据高速缓存1206A部分，以及关于向量单元1210和向量寄存器1214的更多细节。具体地说，向量单元1210是16宽向量处理单元(VPU)(见16宽ALU 1228)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1220支持对寄存器输入的混合、通过数值转换单元1222A-B支持数值转换、并通过复制单元1224支持对存储器输入的复制。写掩码寄存器1226允许断言所得的向量写入。

具有集成存储器控制器和专用逻辑的处理器

图13是根据实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1300的框图。图13中的实线框示出具有单一核1302A、系统代理1310、一组一个或多个总线控制器单元1316的处理器1300，而任选增加的虚线框示出具有多个核1302A-N、系统代理单元1310中的一组一个或多个集成存储器控制器单元1314、以及专用逻辑1308的替换处理器1300。

因此，处理器1300的不同实现可包括：1)CPU，其中专用逻辑1308是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1302A-N是一个或多个通用核(例如，通用的有序核、通用的乱序核、这两者的组合)；2)协处理器，其中核1302A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核1302A-N是多个通用有序核。因此，处理器1300可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1300可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个工艺技术中的任何一个技术将该处理器实现在一个或多个衬底上。

存储器层次结构包括核内的一个或多个层级的高速缓存、一组或一个或多个共享高速缓存单元1306以及耦合到集成存储器控制器单元1314的集合的外部存储器(未示出)。共享高速缓存单元1306的集合可以包括一个或多个中级高速缓存，诸如，第2级(L2)、第3级(L3)、第4级(L4)，或其他层级的高速缓存，末级高速缓存(LLC)，和/或上述各项的组合。尽管在一个实施例中，基于环的互连单元1312将集成图形逻辑1308、共享高速缓存单元1306的集合以及系统代理单元1310/集成存储器控制器单元1314互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元1306和核1302-A-N之间的一致性(coherency)。

在一些实施例中，核1302A-N中的一个或多个能够实现多线程。系统代理1310包括协调和操作核1302A-N的那些组件。系统代理单元1310可包括例如功率控制单元(PCU)和显示单元。PCU可以是或可包括用于调节核1302A-N和集成图形逻辑1308的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个从外部连接的显示器。

核1302A-N在架构指令集方面可以是同构的或异构的；即，这些核1302A-N中的两个或更多个核可能能够执行相同的指令集，而其它核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图14-17是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其它电子设备的其它系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统或电子设备一般都是合适的。

现在参见图14，所示是根据本发明的一个实施例的系统1400的框图。系统1400可以包括一个或多个处理器1410、1415，这些处理器耦合到控制器中枢1420。在一个实施例中，控制器中枢1420包括图形存储器控制器中枢(GMCH)1490和输入/输出中枢(IOH)1450(其可以在分开的芯片上)；GMCH 1490包括存储器和图形控制器，存储器1440和协处理器1445耦合到该存储器和图形控制器；IOH 1450将输入/输出(I/O)设备1460耦合到GMCH1490。可替代地，存储器和图形控制器中的一个或两个在处理器(如本文中所描述的)内集成，存储器1440和协处理器1445直接耦合到处理器1410、以及在单一芯片中具有IOH 1450的控制器中枢1420。

在图14中以虚线表示附加的处理器1415的可选的性质。每一个处理器1410、1415可包括本文中描述的处理核中的一个或多个，并且可以是处理器1300的某一版本。

存储器1440可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1420经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1495与处理器1410、1415进行通信。

在一个实施例中，协处理器1445是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1420可以包括集成图形加速器。

在物理资源1410、1415之间会存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器1410执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器1410将这些协处理器指令识别为应当由附连的协处理器1445执行的类型。因此，处理器1410在协处理器总线或者其它互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1445。协处理器1445接受并执行所接收的协处理器指令。

现在参见图15，所示是根据本发明的实施例的第一更具体的示例性系统1500的框图。如图15所示，多处理器系统1500是点对点互连系统，并且包括经由点对点互连1550耦合的第一处理器1570和第二处理器1580。处理器1570和1580中的每一个都可以是处理器1300的某一版本。在本发明的一个实施例中，处理器1570和1580分别是处理器1410和1415，而协处理器1538是协处理器1445。在另一实施例中，处理器1570和1580分别是处理器1410和协处理器1445。

处理器1570和1580被示为分别包括集成存储器控制器(IMC)单元1572和1582。处理器1570还包括点对点(P-P)接口1576和1578作为其总线控制器单元的部分；类似地，第二处理器1580包括P-P接口1586和1588。处理器1570、1580可以经由使用点对点(P-P)接口电路1578、1588的P-P接口1550来交换信息。如图15所示，IMC 1572和1582将处理器耦合至相应的存储器，即，存储器1532和存储器1534，它们可以是本地连接到相应的处理器的主存储器的部分。

处理器1570、1580可各自经由使用点对点接口电路1576、1594、1586、1598的各个P-P接口1552、1554与芯片组1590交换信息。芯片组1590可任选地经由高性能接口1539与协处理器1538交换信息。在一个实施例中，协处理器1538是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，使得如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组1590可经由接口1596耦合至第一总线1516。在一个实施例中，第一总线1516可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图15所示，各种I/O设备1514可以连同总线桥1518被耦合至第一总线1516，总线桥1518将第一总线1516耦合至第二总线1520。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其它处理器的一个或多个附加处理器1515耦合到第一总线1516。在一个实施例中，第二总线1520可以是低引脚数(LPC)总线。在一个实施例中，各种设备可以耦合到第二总线1520，各种设备包括例如，键盘和/或鼠标1522、通信设备1527以及存储单元1528，存储单元1528诸如，可包括指令/代码和数据1530的磁盘驱动器或其他大容量存储设备。此外，音频I/O 1524可以被耦合至第二总线1520。注意，其他架构是可能的。例如，系统可实现多分支总线或者其他此类架构，而不是图15中的点对点架构。

现在参考图16，所示为根据本发明的实施例的更具体的第二示例性系统1600的框图。图15和16中的相似元件具有相似的附图标记，并且图15的特定方面已经从图16中省略以避免混淆图16的其他方面。

图16示出处理器1570、1580可以分别包括集成存储器和I/O控制逻辑(“CL”)1572和1582。因此，CL 1572、1582包括集成存储器控制器单元并包括I/O控制逻辑。图16示出不仅存储器1532、1534耦合到CL 1572、1582，而且I/O设备1614也耦合到控制逻辑1572、1582。传统I/O设备1615被耦合至芯片组1590。

现在参照图17，所示出的是根据本发明一个实施例的SoC 1700的框图。图13中相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图17中，互连单元1702被耦合至：应用处理器1710，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1306；系统代理单元1310；总线控制器单元1316；集成存储器控制器单元1314；一组或一个或多个协处理器1720，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1730；直接存储器存取(DMA)单元1732；以及用于耦合至一个或多个外部显示器的显示单元1740。在一个实施例中，协处理器1720包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例被实现在硬件、软件、固件或这些实现方法的组合中。实施例实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图15中示出的代码1530)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，实施例还包括非暂态有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图18是根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图18示出可以使用x86编译器1804来编译高级语言1802形式的程序以生成可由具有至少一个x86指令集核的处理器1816原生地执行的x86二进制代码1806。

具有至少一个x86指令集核的处理器1816表示能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：(1)英特尔x86指令集核的指令集的本质部分，或(2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以实现与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1804表示可用于生成x86二进制代码1806(例如，目标代码)的编译器，该x86二进制代码1806能够通过附加的链接处理或无需附加的链接处理而在具有至少一个x86指令集核的处理器1816上被执行。类似地，图18示出可以使用替代的指令集编译器1808来编译利用高级语言1802的程序，以生成可以由不具有至少一个x86指令集核的处理器1814(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州圣何塞市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1810。

指令转换器1812用于将x86二进制代码1806转换成可以由不具有x86指令集核的处理器1814原生地执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1810相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成通用操作，并且将由来自替代指令集的指令构成。因此，指令转换器1812表示软件、固件、硬件或它们的组合，这些软件、固件、硬件或它们的组合通过仿真、模拟或任何其他过程允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1806。

在上述说明书中，已经参考特定示例性实施例描述了本发明。然而，显然可对这些实施例作出各种修改和改变，而不背离如所附权利要求所述的本发明的更宽泛精神和范围。因此，说明书和附图应被认为是说明性而非限制性意义。

本文中所描述的指令指示诸如专用集成电路(ASIC)的硬件的特定配置，被配置为执行某些操作或具有预定的功能。此类电子设备一般包括耦合至一个或多个其他组件的一个或多个处理器的集合，所述一个或多个其他组件例如是一个或多个存储设备(非暂态机器可读存储介质)、用户输入/输出设备(例如，键盘、触摸屏和/或显示器)以及网络连接。该组处理器和其他组件的耦合一般是通过一个或多个总线和桥(也称为总线控制器)实现的。存储设备和携带网络话务的信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备通常存储用于在该电子设备的一个或多个处理器的集合上执行的代码和/或数据。

当然，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。贯穿此具体实施方式，为了进行解释，陈述了众多具体细节以提供对本发明的透彻理解。然而，对本领域技术人员显而易见的是，没有这些具体细节中的一些细节也可实施本发明。在某些实例中，并不详细描述众所周知的结构和功能以免混淆本发明的主题。因此，本发明的范围和精神应根据所附权利要求书来判断。

Claims (22)

1.一种处理器，包括：

解码单元，用于解码具有多个源操作数的指令以产生经解码的指令；以及

执行单元，用于执行所述经解码的指令并且为指定坐标计算沿z曲线的下一点的坐标。

2.如权利要求1所述的处理器，进一步包括指令取出单元，用于取出所述指令，其中所述指令是单个机器级指令。

3.如权利要求2所述的处理器，其特征在于，所述单个机器级指令是包括至少32位元素宽度的向量指令。

4.如权利要求2所述的处理器，其特征在于，所述单个机器级指令是包括至少64位元素宽度的向量指令。

5.如权利要求1所述的处理器，进一步包括寄存器堆单元，用于将所述下一点的坐标提交到与目的地操作数相关联的寄存器。

6.如权利要求5所述的处理器，其特征在于，所述寄存器堆单元进一步用于存储寄存器的集合，包括：

第一寄存器，用于存储包括第一z曲线索引的第一源操作数值；

第二寄存器，用于存储第二源操作数值，其中所述第二源操作数是立即数操作数；以及

其中所述立即数操作数值包括维度和所述指定坐标。

7.如权利要求6所述的处理器，其特征在于：

所述维度是所述第一z曲线索引的维度，并且所述执行单元用于为所述指定坐标计算所述下一点的坐标。

8.如权利要求7所述的处理器，其特征在于，所述维度是两个、三个或四个维度中的一个。

9.如权利要求8所述的处理器，其特征在于，所述指定坐标是与所述两个、三个或四个维度中的一个相关联的第一、第二、第三或第四坐标中的一个。

10.如权利要求9所述的处理器，其特征在于，所述执行单元用于递增所述第一z曲线索引内的所述指定坐标，来为所述指定坐标计算包括所述下一点的第二z曲线索引。

11.一种逻辑单元，包括：

多个寄存器，用于为一组操作存储多个源值，以计算z曲线中的下一点的坐标；以及

执行单元，用于执行所述一组操作以输入包括第一z曲线索引和指定坐标的多个数据元素和递增所述第一z曲线索引内的所述指定坐标以计算包括所述z曲线中的所述下一点的坐标的第二z曲线索引。

12.如权利要求11所述的逻辑单元，其特征在于，所述多个寄存器包括：

第一寄存器，用于存储第一源值；以及

第二寄存器，用于存储第二源值，其中所述第二源值是从立即数操作数解码的立即值。

13.如权利要求12所述的逻辑单元，其特征在于：

所述第一源值用于指示第一z曲线索引；以及

所述第二源值用于指示所述指定坐标和与所述第一z曲线索引相关联的维度。

14.如权利要求11所述的逻辑单元，其特征在于，所述执行单元用于响应于单个指令，经由一个或多个AND、OR、XOR和移位操作来计算所述第二z曲线索引。

15.如权利要求11所述的逻辑单元，进一步包括第三寄存器，用于存储结果。

16.一种方法，包括：

取出单个向量指令，所述指令用于计算z曲线中的下一点的坐标，所述指令具有两个源操作数和目的地操作数；

将所述单个指令解码为经解码的指令；

取出与所述两个源操作数相关联的源操作数值，其中第一源操作数包括第一z曲线索引，并且第二源操作数是包括指定坐标和维度的立即数操作数；

从所述立即数操作数检索所述维度和坐标值；以及

执行所述经解码的指令，用于基于所述第一z曲线索引、所述指定坐标和所述维度来计算所述z曲线中的所述下一点的坐标。

17.如权利要求16所述的方法，其特征在于，执行所述经解码的指令包括递增所述第一z曲线索引内的所述指定坐标，来为所述指定坐标计算包括所述下一点的第二z曲线索引。

18.如权利要求16或17所述的方法，其特征在于，执行所述经解码的指令进一步包括使用一个或多个AND、XOR、OR和移位操作来计算所述第二z曲线索引。

19.如权利要求18所述的方法，其特征在于，所述执行使用XOR逻辑门、AND逻辑门、以及OR逻辑门、以及移位器电路。

20.如权利要求16所述的方法，进一步包括将所述指令的结果存储到由目的地操作数指示的位置。

21.一种机器可读介质，所述机器可读介质上存储有数据，如果由至少一个机器执行所述数据，使得所述至少一个机器制造至少一个集成电路来执行如权利要求16-20中的任一项的方法。

22.一种处理系统，所述处理系统包括用于执行如权利要求16-20中的任一项的方法的装置。