CN107039458B - 隔离区中的霍尔效应传感器的构造 - Google Patents

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Abstract

本申请案涉及一种隔离区中的霍尔效应传感器的构造。CMOS集成电路(100)包含具有形成于第一隔离层(120)中的霍尔板(118)的霍尔传感器(106)，所述第一隔离层(120)与MOS晶体管(108)下方的第二隔离层(136)同时形成。具有与所述第一隔离层(120)相反的导电类型的第一浅阱(124)形成于所述霍尔板(118)上方且延伸到所述霍尔板(118)。所述第一浅阱(124)与所述MOS晶体管(108)下方的第二浅阱(134)同时形成。所述霍尔传感器(106)可为用于感测垂直于所述集成电路(100)的衬底(102)的顶部表面(112)而定向的磁场的水平霍尔传感器，或可为用于感测平行于所述集成电路(100)的所述衬底(102)的所述顶部表面(112)而定向的磁场的垂直霍尔传感器。

Description

隔离区中的霍尔效应传感器的构造
技术领域
本发明涉及集成电路的领域。更明确地说，本发明涉及集成电路中的霍尔效应(Hall-effect)磁性传感器(霍尔传感器)。
背景技术
将霍尔传感器集成到集成电路中以减小系统成本及复杂性是合意的。随着互补金属氧化物半导体(CMOS)集成电路越来越多地用于模拟电路系统中，由于CMOS装置与模拟集成电路相比具低制作成本，因此将霍尔传感器集成到CMOS集成电路中是合意的。比例缩放CMOS技术中的常规基于浅阱的霍尔传感器因阱的低电阻率而具有不良磁敏性。
发明内容
以下呈现简化概要，以便提供对本发明的一或多个方面的基本理解。此概要并非本发明的扩展概述，且既不打算识别本发明的关键性或决定性元素，也不打算描写本发明的范围。而是，所述概要的主要目的是以简化形式呈现本发明的一些概念，以作为稍后所呈现的较详细说明的前言。
一种CMOS集成电路包含具有形成于隔离层中的霍尔板的霍尔传感器，所述隔离层与金属氧化物半导体(MOS)晶体管下方的隔离层同时形成。具有与所述隔离层相反的导电类型的浅阱形成于所述霍尔板上方且延伸到所述霍尔板。所述浅阱与所述MOS晶体管下方的浅阱同时形成。
附图说明
图1是含有霍尔传感器的实例性集成电路的横截面。
图2A到图2E是在实例性形成过程的连续步骤中所描绘的图1的集成电路的横截面。
图3是含有霍尔传感器的另一实例性集成电路的横截面。
图4是在隔离层的形成期间所描绘的含有霍尔传感器的另一集成电路的横截面。
图5A到图5C是在隔离层的形成步骤中所描绘的含有霍尔传感器的另一集成电路的横截面。
图6是含有霍尔传感器的另一实例性集成电路的横截面。
图7是含有霍尔传感器的另一实例性集成电路的横截面。
图8是含有霍尔传感器的另一实例性集成电路的横截面。
具体实施方式
参考附图描述本发明。所述各图未按比例绘制且其仅为图解说明本发明而提供。下文参考用于图解说明的实例性应用来描述本发明的几个方面。应理解，众多特定细节、关系及方法经陈述以提供对本发明的理解。然而，所属领域的技术人员将易于认识到，可在不具有特定细节中的一或多者的情况下或借助其它方法来实践本发明。在其它例子中，未详细展示众所周知的结构或操作以避免使本发明模糊。本发明不限于动作或事件的所图解说明次序，因为一些动作可以不同次序发生及/或与其它动作或事件同时发生。此外，未必需要所有所图解说明动作或事件来实施根据本发明的方法。
图1是含有霍尔传感器的实例性集成电路的横截面。集成电路100具有可(举例来说)来自硅晶片的衬底102。衬底102包含p型半导体材料104，所述p型半导体材料可为硅晶片的顶部部分或可为形成于硅晶片上的外延层。集成电路100包含霍尔传感器106、n沟道金属氧化物半导体(NMOS)晶体管108及p沟道金属氧化物半导体(PMOS)晶体管110。在本实例中，霍尔传感器106是用于感测垂直于衬底102的顶部表面112而定向的磁场的水平霍尔传感器。用于感测平行于顶部表面112而定向的磁场的垂直霍尔传感器在本实例的范围内。集成电路100可包含安置在衬底102的顶部表面112处以横向地隔离组件及元件的场氧化物114。场氧化物114可具有浅沟槽隔离(STI)结构，如图1中所描绘。或者，场氧化物114可具有局部硅氧化(LOCOS)结构。具有另一结构的场氧化物在本实例的范围内。
霍尔传感器106包含安置在衬底102中的第一n型隔离层120中的霍尔板118。霍尔板118的平均净掺杂剂密度(即，霍尔板118中的n型掺杂剂与p型掺杂剂之间的差异的平均值)可为(举例来说)5×1016cm-3到1×1017cm-3。霍尔板118的厚度可为0.5微米到1微米。所述平均净掺杂剂密度及厚度可提供霍尔板118的850欧姆/平方到2500欧姆/平方的薄层电阻。霍尔板118的横向长度122可为(举例来说)25微米到125微米。增加横向长度122可从霍尔板118提供较高霍尔电压，此有利地改善霍尔传感器106的敏感性。减小横向长度122减小集成电路的大小，此有利地减小制作成本。形成具有25微米到125微米的横向长度122的霍尔板118可提供敏感性与成本之间的所要平衡。霍尔传感器106包含安置在衬底102中在霍尔板118上方且延伸到霍尔板118的第一浅p型阱124。第一浅p型阱124可延伸到场氧化物114下方。各种结构可安置在霍尔板118上方的第一浅p型阱124中及/或第一浅p型阱124上方。在本实例中，具有通过场氧化物114的元件而分离的p型区126的虚拟作用区域116可形成于霍尔板118上方的第一浅p型阱124中以在场氧化物114的形成期间通过氧化物化学机械抛光(CMP)工艺而减小顶部表面112的非平面性。到霍尔板118的电连接可由安置在衬底102中的第一浅n型阱130提供。图1描绘到霍尔板118的两个实例性连接；额外连接可在图1的平面范围外。第一浅n型阱130可通过场氧化物114的元件而与第一浅p型阱124横向分离。N型接触区132可安置在衬底102中在第一浅n型阱130上方以减小到霍尔板118的电阻。金属硅化物128的元件可安置在n型接触区132上方以进一步减小到霍尔板118的电阻。
NMOS晶体管108安置在安置于衬底102中的第二浅p型阱134上方。霍尔传感器106的第一浅p型阱124与第二浅p型阱134因同时形成而具有p型掺杂剂(例如硼)的大体上均等分布。第二浅p型阱134含纳于第二n型隔离层136中。第二n型隔离层136可能地可与提供霍尔板118的第一n型隔离层120邻接且相连，如图1中所描绘。或者，第二n型隔离层136与第一n型隔离层120可是分开的。在任一情形中，第二n型隔离层136与第一n型隔离层120因同时形成而具有n型掺杂剂(例如磷)的大体上均等分布。NMOS晶体管108包含安置在第二浅p型阱134上方的NMOS栅极结构138。NMOS栅极结构138包含安置在衬底102的顶部表面112上的栅极电介质层、安置在栅极电介质层上的栅极及可能地安置在栅极的横向表面上的栅极侧壁间隔件。NMOS晶体管108包含安置在衬底102中邻近于NMOS栅极结构138且部分地伸展到NMOS栅极结构138下方的n沟道源极/漏极(NSD)区140。霍尔传感器106的n型接触区132与NSD区140可因同时形成而具有n型掺杂剂(例如磷及砷)的大体上均等分布。金属硅化物128的元件可安置在NSD区140上以减小到NMOS晶体管108的电阻。
PMOS晶体管110安置在安置于衬底102中的第二浅n型阱142上方。霍尔传感器106的第一浅n型阱130与第二浅n型阱142可因同时形成而具有n型掺杂剂(例如磷)的大体上均等分布。PMOS晶体管110包含安置在第二浅n型阱142上方的PMOS栅极结构144。PMOS栅极结构144包含安置在衬底102的顶部表面112上的栅极电介质层、安置在栅极电介质层上的栅极及可能地安置在栅极的横向表面上的栅极侧壁间隔件。PMOS晶体管110包含安置在衬底102中邻近于PMOS栅极结构144且部分地伸展到PMOS栅极结构144下方的p沟道源极/漏极(PSD)区146。霍尔传感器106的p型区126与PSD区146可因同时形成而具有p型掺杂剂(例如硼)的大体上均等分布。金属硅化物128的元件可安置在PSD区146上以减小到PMOS晶体管110的电阻。
金属前电介质(PMD)层148安置在衬底102的顶部表面112上方。PMD层148可包含电介质材料的一或多个子层，举例来说，顶部表面112上的为氮化硅的PMD衬里、通过高密度等离子体或化学气相沉积(CVD)工艺使用原硅酸四乙酯(TEOS)及臭氧而形成的基于二氧化硅的材料层、例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的基于二氧化硅的材料层，以及为氮化硅、氮氧化硅、碳化硅或碳氮化矽的帽盖层。触点150穿过PMD层148而形成以接触金属硅化物128。触点150可具有为钛及氮化钛的金属衬里且填充钨金属。金属互连件与电介质材料层(图1中未展示)安置在PMD层148上方以提供集成电路100的组件之间的电连接。
增加第二n型隔离层136的平均净掺杂剂密度提供NMOS晶体管108与p型半导体材料104的较良好电隔离，而减小第一n型隔离层120的平均净掺杂剂密度提供霍尔传感器106的较高敏感性。形成第一n型隔离层120及第二n型隔离层136以具有5×1016cm-3到1×1017cm-3的平均净掺杂剂密度及0.5微米到1微米的厚度有利地提供针对NMOS晶体管108的所要隔离水平及霍尔传感器106的所要敏感性。安置在霍尔板118上方且接触霍尔板118的第一浅p型阱124实现有利操作模式。在集成电路100的操作期间，可将偏置电压施加到第一浅p型阱124以反向偏置第一浅p型阱124与霍尔板118之间的pn结，此可有利地增加霍尔传感器106的敏感性。举例来说，第一浅p型阱124可电耦合到衬底102的p型半导体材料104及施加到霍尔板118的正电压。或者，第一浅p型阱124可是浮动的，从而为霍尔传感器106提供经简化结构。
集成电路100包含电耦合到霍尔传感器106的电流源152及电耦合到霍尔传感器106的电压传感器154中的至少一者。电流源152经由触点150电耦合到霍尔传感器106，如图1中所描绘。电压传感器154经由在本实例中的图1的平面范围外的其它触点150电耦合到霍尔传感器106。在集成电路100的操作期间，电流源152提供穿过霍尔板118的电流，且电压传感器154感测霍尔板118上的随穿过霍尔板118的磁场而变的霍尔电压且提供随所述霍尔电压而变的电输出。在集成电路100中包含电流源152及电压传感器154中的至少一者可有利地减小包含集成电路100的系统的成本及复杂性。
图2A到图2E是在实例性形成过程的连续步骤中所描绘的图1的集成电路的横截面。参考图2A，界定虚拟作用区域116的场氧化物114(包含场氧化物114的元件)形成于衬底102的顶部表面112处。在本实例的一个版本中，场氧化物114可通过STI工艺而形成，所述STI工艺包含蚀刻衬底102中的隔离沟槽、用电介质材料填充所述沟槽及使用氧化物CMP工艺来移除过量电介质材料。在本实例的另一版本中，场氧化物114可通过LOCOS工艺而形成，所述LOCOS工艺包含图案化衬底102的顶部表面112上方的氮化硅层以暴露用于场氧化物114的区域、通过热氧化工艺形成场氧化物114及随后移除氮化硅层。
隔离掩模156形成于衬底102上方以暴露用于第一n型隔离层120的区域及用于第二n型隔离层136的区域。隔离掩模156可包含通过光学光刻工艺而形成的光致抗蚀剂且任选地可包含抗反射层，例如底部抗反射涂层(BARC)。在本实例中，用于霍尔传感器106的区域及用于NMOS晶体管108的区域是邻近的，因此隔离掩模156暴露用于提供霍尔板118的第一n型隔离层120及NMOS晶体管108下方的第二n型隔离层136的相连区域。隔离掩模156覆盖用于PMOS晶体管110的区域。N型掺杂剂(例如磷)植入到衬底102中在由隔离掩模156暴露的地方；隔离掩模156阻挡来自衬底102的n型掺杂剂。n型掺杂剂可(举例来说)在1000千电子伏特(keV)到2000keV下以5×1012cm-2到2×1013cm-2的剂量植入。随后(举例来说)通过灰化工艺、接着为湿法清洁工艺而移除隔离掩模156。所植入n型掺杂剂通过退火工艺而活化以形成第一n型隔离层120及第二n型隔离层136。退火工艺可包含炉内退火工艺或快速热退火工艺。炉内退火工艺可包含从850℃的温度持续120分钟到950℃的温度持续10分钟的退火条件范围。快速热退火工艺可包含在快速热处理器(RTP)工具中从1000℃的温度持续60秒到1100℃的温度持续20秒的退火条件范围。退火工艺可在植入n型掺杂剂之后且在任何后续植入之前执行，或可在植入额外n型掺杂剂以形成图1的浅n型阱130及142之后且在植入p型掺杂剂以形成图1的浅p型阱124及134之后执行。与单独地形成n型隔离层相比，同时形成第二n型隔离层136与第一n型隔离层120可有利地减小集成电路100的制作成本及复杂性。
参考图2B，p型阱掩模158形成于衬底102上方以暴露用于霍尔传感器106的第一浅p型阱124及NMOS晶体管108下方的第二浅p型阱134的区域。p型阱掩模158覆盖用于PMOS晶体管110的区域。p型阱掩模158可包含通过光学光刻工艺而形成的光致抗蚀剂且任选地可包含抗反射层，例如BARC。P型掺杂剂(例如硼)植入到衬底102中在由p型阱掩模158暴露的地方；p型阱掩模158阻挡来自衬底102的p型掺杂剂。p型掺杂剂可(举例来说)在200千电子伏特(keV)到500keV下以2×1013cm-2到5×1013cm-2的剂量植入。额外p型掺杂剂可以较低能量植入(举例来说)以提供用于NMOS晶体管108的穿通层、沟道停止层及阈值调整层。随后移除p型阱掩模158，举例来说，如参考图2A的隔离掩模156所描述。所植入p型掺杂剂通过退火工艺而活化以形成第一浅p型阱124及第二浅p型阱134。第一浅p型阱124延伸到霍尔板118。所述退火工艺可为(举例来说)炉内退火工艺或快速热退火工艺，如参考图2A所描述。所述退火工艺可为用于活化第一n型隔离层120及第二n型隔离层136中的所植入n型掺杂剂的相同退火工艺，或可为单独退火工艺。与单独地形成浅p型阱相比，同时形成霍尔传感器106的第一浅p型阱124与NMOS晶体管108下方的第二浅p型阱134可有利地进一步减小集成电路100的制作成本及复杂性。
参考图2C，n型阱掩模160形成于衬底102上方以暴露用于霍尔传感器106中的第一浅n型阱130及PMOS晶体管110下方的第二浅n型阱142的区域。n型阱掩模160覆盖用于NMOS晶体管108的区域。n型阱掩模160可与图2B的p型阱掩模158以类似方式形成。N型掺杂剂(例如磷)植入到衬底102中在由n型阱掩模160暴露的地方；n型阱掩模160阻挡来自衬底102的n型掺杂剂。n型掺杂剂可(举例来说)在400千电子伏特(keV)到750keV下以2×1013cm-2到8×1013cm-2的剂量植入。额外n型掺杂剂(例如磷及砷)可以较低能量植入(举例来说)以提供用于PMOS晶体管110的穿通层、沟道停止层及阈值调整层。随后移除n型阱掩模160，举例来说，如参考图2A的隔离掩模156所描述。所植入n型掺杂剂通过退火工艺而活化以形成第一浅n型阱130及第二浅n型阱142。所述退火工艺可为(举例来说)炉内退火工艺或快速热退火工艺，如参考图2A所描述。所述退火工艺可为用于活化第一浅p型阱124及第二浅p型阱134中的所植入p型掺杂剂的相同退火工艺，或可为单独退火工艺。与单独地形成浅n型阱相比，与PMOS晶体管110下方的第二浅n型阱142同时地形成霍尔传感器106的第一浅n型阱130可有利地进一步减小集成电路100的制作成本及复杂性。
参考图2D，NMOS晶体管108的NMOS栅极结构138及PMOS晶体管110的PMOS栅极结构144形成于衬底102上。N型漏极延伸部(图2C中未展示)可形成于衬底102中邻近于NMOS栅极结构138，且p型漏极延伸部(图2C中未展示)可形成于衬底102中邻近于PMOS栅极结构144。NSD掩模162形成于衬底102上方以暴露用于霍尔传感器106中的n型接触区132及NMOS晶体管108的NSD区140的区域。NSD掩模162覆盖用于PMOS晶体管110的区域。NSD掩模162可包含通过光学光刻工艺而形成的光致抗蚀剂，且可包含抗反射层，例如BARC。N型掺杂剂(例如磷及砷以及可能地锑)植入到衬底102中在由NSD掩模162暴露的地方；NSD掩模162阻挡来自衬底102的n型掺杂剂。n型掺杂剂可在一个以上植入步骤中以(举例来说)介于20keV到60keV的范围内的植入能量且以1×1015cm-2到4×1015cm-2的总剂量植入。随后移除NSD掩模162，举例来说，如参考图2A的隔离掩模156所描述。所植入n型掺杂剂通过退火工艺而活化以形成n型接触区132及NSD区140。所述退火工艺可为(举例来说)快速热退火工艺(如参考图2A所描述)或快速退火工艺。实例性快速退火工艺使用辐射能量在1毫秒到5毫秒内在顶部表面112处将衬底102加热到1200℃到1250℃的温度。与单独地形成n型区相比，与NMOS晶体管108的NSD区140同时地形成霍尔传感器106的n型接触区132可有利地进一步减小集成电路100的制作成本及复杂性。
参考图2E，PSD掩模164形成于衬底102上方以暴露用于霍尔传感器106中的p型区126及PMOS晶体管110的PSD区146的区域。PSD掩模164覆盖用于NMOS晶体管108的区域。PSD掩模164可与图2D的NSD掩模162以类似方式形成。P型掺杂剂(例如硼及镓以及可能地铟)植入到衬底102中在由PSD掩模164暴露的地方；PSD掩模164阻挡来自衬底102的p型掺杂剂。p型掺杂剂可在一个以上植入步骤中以(举例来说)介于3keV到20keV的范围内的植入能量且以1×1015cm-2到4×1015cm-2的总剂量植入。随后移除PSD掩模164，举例来说，如参考图2A的隔离掩模156所描述。所植入p型掺杂剂通过退火工艺而活化以形成p型区126及PSD区146。所述退火工艺可为(举例来说)快速热退火工艺或快速退火工艺，且可与用于n型接触区132及NSD区140的退火工艺同时执行。与单独地形成p型区相比，与PMOS晶体管110的PSD区146同时地形成霍尔传感器106的p型区126可有利地进一步减小集成电路100的制作成本及复杂性。
集成电路100的形成以在衬底102的顶部表面112处的所暴露半导体材料上形成图1的金属硅化物128而继续。随后，PMD层148及触点150经形成以提供图1的结构。类同于参考图1及图2A到图2E所揭示的霍尔传感器的霍尔传感器可通过适当改变掺杂剂的极性及导电类型运用p型霍尔板而形成。
图3是含有霍尔传感器的另一实例性集成电路的横截面。集成电路300具有包含p型半导体材料304的衬底302。集成电路300包含霍尔传感器306、NMOS晶体管308及PMOS晶体管310。在本实例中，霍尔传感器306是用于感测平行于衬底302的顶部表面312而定向的磁场的垂直霍尔传感器。用于感测垂直于顶部表面312而定向的磁场的水平霍尔传感器在本实例的范围内。集成电路300可包含安置在衬底302的顶部表面312处以横向隔离组件及元件的场氧化物314。
霍尔传感器306包含安置在衬底302中的第一n型隔离层320中的霍尔板318。霍尔板318的平均净掺杂剂密度可为(举例来说)5×1016cm-3到1×1017cm-3。霍尔板318的厚度可为0.5微米到1微米。所述平均净掺杂剂密度及厚度可提供霍尔板318的850欧姆/平方到2500欧姆/平方的薄层电阻。霍尔板318的横向长度322可为(举例来说)用于垂直霍尔传感器的50微米到125微米。形成具有50微米到125微米的横向长度322的霍尔板318可提供敏感性与成本之间的所要平衡。霍尔传感器306包含安置在衬底302中在霍尔板318上方且延伸到霍尔板318的第一浅p型阱324。第一浅p型阱324可延伸到场氧化物314下方且可能地可是在图3的平面范围外的位置处连续的。第一浅p型阱324可如参考图1的第一浅p型阱124所描述为偏置或浮动的，从而产生图1中所揭示的优点。各种结构可安置在霍尔板318上方的第一浅p型阱324中及/或第一浅p型阱324上方。在本实例中，p型区326可安置在第一浅p型阱324中且硅化物阻挡电介质层366安置在p型区326上方。到霍尔板318的电连接可由安置在衬底302中的第一浅n型阱330提供。图3描绘到霍尔板318的四个实例性连接；霍尔传感器306可包含额外连接。第一浅n型阱330可通过场氧化物314的元件而与第一浅p型阱324横向分离。N型接触区332可安置在衬底302中在第一浅n型阱330上方以减小到霍尔板318的电阻。金属硅化物328的元件可安置在n型接触区332上方以进一步减小到霍尔板318的电阻。
NMOS晶体管308安置在安置于衬底302中的第二浅p型阱334上方。霍尔传感器306的第一浅p型阱324与第二浅p型阱334因同时形成而具有p型掺杂剂(例如硼)的大体上均等分布，举例来说，如参考图2B所描述。第二浅p型阱334含纳于第二n型隔离层336中，所述第二n型隔离层与提供霍尔板318的第一n型隔离层320可是分开的，如图3中所描绘。或者，第二浅p型阱334可含纳于提供霍尔板318的共同n型隔离层中，如参考图1所描述。在任一情形中，含有第二浅p型阱334的第二n型隔离层336与提供霍尔板318的第一n型隔离层320因同时形成而具有n型掺杂剂(例如磷)的大体上均等分布，举例来说，如参考图2A所描述。类似于参考图1所描述的NMOS晶体管，NMOS晶体管308包含安置在第二浅p型阱334上方的NMOS栅极结构338以及安置在衬底302中邻近于NMOS栅极结构338且部分地伸展到NMOS栅极结构338下方的NSD区340。霍尔传感器306的n型接触区332与NSD区340可因同时形成而具有n型掺杂剂(例如磷及砷)的大体上均等分布，举例来说，如参考图2D所描述。金属硅化物328的元件可安置在NSD区340上以减小到NMOS晶体管308的电阻。
PMOS晶体管310安置在安置于衬底302中的第二浅n型阱342上方。霍尔传感器306的第一浅n型阱330与第二浅n型阱342可因同时形成而具有n型掺杂剂(例如磷)的大体上均等分布，举例来说，如参考图2C所描述。类似于参考图1所描述的PMOS晶体管，PMOS晶体管310包含PMOS栅极结构344以及安置在衬底302中邻近于PMOS栅极结构344且部分地伸展到PMOS栅极结构344下方的PSD区346。霍尔传感器306的p型区326与PSD区346可因同时形成而具有p型掺杂剂(例如硼)的大体上均等分布，举例来说，如参考图2E所描述。金属硅化物328的元件可安置在PSD区346上以减小到PMOS晶体管310的电阻。
在本实例中，集成电路300还可包含提供到p型半导体材料304的电连接的衬底分接头368。衬底分接头368包含安置在衬底302中的第三浅p型阱370。霍尔传感器306的第一浅p型阱324与第三浅p型阱370因同时形成而具有p型掺杂剂(例如硼)的大体上均等分布，举例来说，如参考图2B所描述。衬底分接头368还包含安置在第三浅p型阱370中的p型接触区372。霍尔传感器306的p型区326与p型接触区372可因同时形成而具有p型掺杂剂(例如硼)的大体上均等分布，举例来说，如参考图2E所描述。金属硅化物328的元件可安置在p型接触区372上以减小到p型半导体材料304的电阻。类同于参考图3所揭示的霍尔传感器的霍尔传感器可通过适当改变掺杂剂的极性及导电类型运用p型霍尔板而形成。
PMD层348及触点350(举例来说，如参考图1所描述)安置在衬底302的顶部表面312上方。金属互连件与电介质材料层(图3中未展示)安置在PMD层348上方以提供集成电路300的组件之间的电连接。集成电路300产生参考图1的集成电路100所论述的优点。
集成电路300包含电耦合到霍尔传感器306的电流源352及电耦合到霍尔传感器306的电压传感器354中的至少一者。电流源352经由触点350电耦合到霍尔传感器306，如图3中所描绘。电压传感器354经由其它触点350电耦合到霍尔传感器306，如图3中所描绘。在集成电路300的操作期间，电流源352提供穿过霍尔板318的电流，且电压传感器354感测霍尔板318上的随穿过霍尔板318的磁场而变的霍尔电压且提供随所述霍尔电压而变的电输出。
图4是在隔离层的形成期间所描绘的含有霍尔传感器的另一集成电路的横截面。集成电路400形成于具有p型半导体材料404的衬底402中及衬底402上。集成电路包含用于霍尔传感器406、NMOS晶体管408及PMOS晶体管410的区域。集成电路400可包含安置在衬底402的顶部表面412处以横向隔离组件及元件的场氧化物414。
隔离掩模456形成于衬底402上方以暴露用于以下两者的区域：在用于霍尔传感器406的区域中的第一n型隔离层420；及在用于NMOS晶体管408的区域下方的第二n型隔离层436。隔离掩模456可与参考图2A所描述的隔离掩模156以类似方式形成。在本实例中，用于霍尔传感器406的区域与用于NMOS晶体管408的区域是分开的。隔离掩模456覆盖用于PMOS晶体管410的区域。在本实例中，出于在后续植入工艺期间稀释n型掺杂剂的目的，隔离掩模456在用于霍尔传感器406的区域中包含一或多个阻挡元件474。阻挡元件474可包含多个离散阻挡元件474a或具有孔口476的一或多个连续阻挡元件474b。阻挡元件474可覆盖(举例来说)用于霍尔传感器406的区域的20％到80％。在本实例中，用于NMOS晶体管408的区域不具有阻挡元件474。
N型掺杂剂(例如磷)植入到衬底402中在由隔离掩模456暴露的地方；包含阻挡元件474的隔离掩模456阻挡来自衬底402的n型掺杂剂。n型掺杂剂可以(举例来说)如参考图2A所描述的剂量及能量而植入。与用于NMOS晶体管408的区域相比，在用于霍尔传感器406的区域中，阻挡元件474减小到达衬底402的每单位面积n型掺杂剂的数目。
随后(举例来说)通过灰化工艺、接着为湿法清洁工艺而移除隔离掩模456。所植入n型掺杂剂通过退火工艺而活化以在用于霍尔传感器406的区域中形成提供霍尔传感器406的霍尔板418的第一n型隔离层420，且在用于NMOS晶体管408的区域下方形成第二n型隔离层436。所述退火工艺可包含炉内退火工艺或快速热退火工艺。由于阻挡元件474阻挡来自衬底402的n型掺杂剂，因此霍尔板418的平均净掺杂剂密度低于第二n型隔离层436的平均净掺杂剂密度。与带有具有较高平均净掺杂剂密度的霍尔板的霍尔传感器相比，霍尔板418的较低平均净掺杂剂密度可有利地提供霍尔传感器406的较高敏感性。与单独地形成n型隔离层相比，同时形成第二n型隔离层436与第一n型隔离层420可有利地减小集成电路400的制作成本及复杂性。在本实例的替代版本中，第一n型隔离层420与第二n型隔离层436类似于图1中所展示的结构可彼此邻接。
图5A到图5C是在隔离层的形成步骤中所描绘的含有霍尔传感器的另一集成电路的横截面。参考图5A，集成电路500形成于具有p型半导体材料504的衬底502中及衬底502上。所述集成电路包含用于霍尔传感器506、NMOS晶体管508及PMOS晶体管510的区域。集成电路500可包含安置在衬底502的顶部表面512处以横向隔离组件及元件的场氧化物514。
隔离掩模556形成于衬底502上方以暴露用于以下两者的区域：在用于霍尔传感器506的区域中的第一n型隔离层520；及在用于NMOS晶体管508的区域下方的第二n型隔离层536。隔离掩模556可与参考图2A所描绘的隔离掩模156以类似方式形成。在本实例中，用于霍尔传感器506的区域与用于NMOS晶体管508的区域是分开的。隔离掩模556覆盖用于PMOS晶体管510的区域。N型掺杂剂(例如磷)植入到衬底502中在由隔离掩模556暴露的地方；隔离掩模556阻挡来自衬底502的n型掺杂剂。n型掺杂剂可以(举例来说)如参考图2A所描述的剂量及能量而植入。随后(举例来说)通过灰化工艺、接着为湿法清洁工艺而移除隔离掩模556。所植入n型掺杂剂通过退火工艺而活化以在用于霍尔传感器506的区域中形成提供霍尔传感器506的霍尔板518的第一n型隔离层520，且在用于NMOS晶体管508的区域下方形成第二n型隔离层536。所述退火工艺可包含炉内退火工艺或快速热退火工艺。在本实例的替代版本中，可执行退火工艺直到完成后续补偿植入为止。与单独地形成n型隔离层相比，同时形成第二n型隔离层536与第一n型隔离层520可有利地减小集成电路500的制作成本及复杂性。
参考图5B，补偿掩模578形成于衬底502上方以暴露霍尔板518的至少一漂移区(如图5B中所描绘)及可能地整个霍尔板518。补偿掩模578覆盖用于NMOS晶体管508及PMOS晶体管510的区域。P型掺杂剂(例如硼)植入到衬底502中在由补偿掩模578暴露的区域中；补偿掩模578阻挡来自衬底502的p型掺杂剂。p型掺杂剂以用于以低于霍尔板518中的n型掺杂剂的掺杂剂密度在整个霍尔板518内分布p型掺杂剂的剂量及能量而植入。p型掺杂剂可以(举例来说)经植入以形成第一n型隔离层520的n型掺杂剂的剂量的50％到80％的剂量植入。随后(举例来说)通过用于移除图5A的隔离掩模556的类似工艺而移除补偿掩模578。所植入p型掺杂剂通过退火工艺而活化以形成补偿霍尔板518的补偿阱580。补偿阱580中的所植入p型掺杂剂经分布以减小霍尔板518的净平均掺杂密度同时维持霍尔板518中的n型导电性。减小霍尔板518的净平均掺杂密度有利地改善霍尔传感器506的敏感性。通过补偿阱580而减小霍尔板518的净平均掺杂密度可有利地提供霍尔板518的经补偿部分中的较均匀净掺杂密度。在本实例的替代版本中，补偿阱580可在第一n型隔离层520及第二n型隔离层536之前被形成。
参考图5C，集成电路500的形成以在衬底502中形成第一浅p型阱524及第二浅p型阱534而继续。第一浅p型阱524形成于霍尔板518上方且延伸到霍尔板518。第二浅p型阱534形成于用于NMOS晶体管508的区域中的第二n型隔离层536中。第一浅p型阱524与第二浅p型阱534(举例来说)如参考图2B所描述而同时形成，从而产生图2B中所揭示的优点。第一浅n型阱530与第二浅n型阱542同时形成于衬底502中分别在用于霍尔传感器506及PMOS晶体管510的区域中。第一浅n型阱530提供到霍尔板518的电连接。第一浅n型阱530与第二浅n型阱542可(举例来说)如参考图2C所描述而形成，从而产生图2C中所揭示的优点。
NMOS晶体管508的NMOS栅极结构538及PMOS晶体管510的PMOS栅极结构544形成于衬底502上。N型接触区532与NSD区540同时分别形成于用于霍尔传感器506及NMOS晶体管508的区域中。n型接触区532及NSD区540可(举例来说)如参考图2D所描述而形成，从而产生图2D中所揭示的优点。PMOS晶体管510的PSD区546如参考图2E所描述而形成。在本实例中，如参考本文中的其它实例所描述，p型区不与PSD区546同时地形成于衬底502的顶部表面512处在霍尔传感器506中。
在本实例中，硅化物阻挡电介质层566形成于第一浅p型阱524上方。随后，在衬底502的顶部表面512处的所暴露半导体材料上(包含在NMOS晶体管508的NSD区540、PMOS晶体管510的PSD区546及霍尔传感器506的n型接触区532上)形成金属硅化物528。第一浅p型阱524因硅化物阻挡电介质层566而不具有金属硅化物528。
PMD层548形成于场氧化物514、金属硅化物528、硅化物阻挡电介质层566以及栅极结构538及544上方。PMD层548可具有类似于PMD层148的结构且通过参考图1所论述的工艺而形成。触点550穿过PMD层548而形成以经由金属硅化物528电连接到霍尔传感器506、NMOS晶体管508及PMOS晶体管510。触点550可通过以下方式形成：穿过PMD层548蚀刻接触孔；及通过溅镀或经离子化金属等离子体(IMP)工艺而在PMD层548上形成钛衬里且使所述钛衬里延伸到接触孔中。氮化钛衬里通过反应性溅镀或原子层沉积(ALD)而形成于钛衬里上。钨层通过金属有机化学气相沉积(MOCVD)工艺而形成于氮化钛衬里上，从而填充接触孔。通过钨CMP工艺而从PMD层548的顶部表面上方移除钨、氮化钛及钛，从而留下接触孔中的钨填充金属、氮化钛衬里及钛衬里以提供触点550。
图6是含有霍尔传感器的另一实例性集成电路的横截面。集成电路600具有包含p型半导体材料604的衬底602。集成电路600包含霍尔传感器606、第一NMOS晶体管608、PMOS晶体管610以及安置在霍尔传感器606的霍尔板618上方的电路组件682。在本实例中，电路组件682是第二NMOS晶体管682。在本实例中，霍尔传感器606是水平霍尔传感器。垂直霍尔传感器在本实例的范围内。集成电路600可包含安置在衬底602的顶部表面612处以横向隔离组件及元件的场氧化物614。
霍尔传感器606包含安置在衬底602中的第一n型隔离层620中的霍尔板618。霍尔板618的平均净掺杂剂密度可为(举例来说)5×1016cm-3到1×1017cm-3。霍尔板618的厚度可为0.5微米到1微米。所述平均净掺杂剂密度及厚度可提供霍尔板618的850欧姆/平方到2500欧姆/平方的薄层电阻。霍尔传感器606包含安置在衬底602中在霍尔板618上方且延伸到霍尔板618的第一浅p型阱624。在本实例中，p型区626可安置在第一浅p型阱624中在衬底602的顶部表面612处。第一浅p型阱624可延伸到场氧化物614下方。到霍尔板618的电连接可由安置在衬底602中的第一浅n型阱630提供；在图6中可见仅一个第一浅n型阱630。第一浅n型阱630可通过场氧化物614的元件而与第一浅p型阱624横向分离。N型接触区632可安置在衬底602中在第一浅n型阱630上方以减小到霍尔板618的电阻。金属硅化物、PMD层及金属互连件在图6中未展示，但存在于完整集成电路600中。
第一NMOS晶体管608安置在安置于衬底602中的第二浅p型阱634上方。霍尔传感器606的第一浅p型阱624与第二浅p型阱634因同时形成而具有p型掺杂剂(例如硼)的大体上均等分布，举例来说，如参考图2B所描述。第二浅p型阱634含纳于第二n型隔离层636中，所述第二n型隔离层与提供霍尔板618的第一n型隔离层620可是分开的，如图6中所描绘。或者，第二浅p型阱634可含纳于提供霍尔板618的共同n型隔离层中，如参考图1所描述。在任一情形中，含有第二浅p型阱634的第二n型隔离层636与提供霍尔板618的第一n型隔离层620因同时形成而具有n型掺杂剂(例如磷)的大体上均等分布，举例来说，如参考图2A所描述。类似于参考图1所描述的NMOS晶体管，第一NMOS晶体管608包含安置在第二浅p型阱634上方的NMOS栅极结构638以及安置在衬底602中邻近于NMOS栅极结构638且部分地伸展到NMOS栅极结构638下方的NSD区640。霍尔传感器606的n型接触区632与NSD区640因同时形成而具有n型掺杂剂(例如磷及砷)的大体上均等分布，举例来说，如参考图2D所描述。
PMOS晶体管610安置在安置于衬底602中的第二浅n型阱642上方。霍尔传感器606的第一浅n型阱630与第二浅n型阱642因同时形成而具有n型掺杂剂(例如磷)的大体上均等分布，举例来说，如参考图2C所描述。类似于参考图1所描述的PMOS晶体管，PMOS晶体管610包含PMOS栅极结构644以及安置在衬底602中邻近于PMOS栅极结构644且部分地伸展到PMOS栅极结构644下方的PSD区646。霍尔传感器606的p型区626与PSD区646因同时形成而具有p型掺杂剂(例如硼)的大体上均等分布，举例来说，如参考图2E所描述。
在本实例中，第二NMOS晶体管682安置在安置于霍尔板618上方的第一浅p型阱624上方。类似于参考图1所描述的NMOS晶体管，第二NMOS晶体管682包含安置在第一浅p型阱624上方的NMOS栅极结构684以及安置在衬底602中邻近于NMOS栅极结构684且部分地伸展到NMOS栅极结构684下方的NSD区686。第二NMOS晶体管682可为提供到霍尔传感器606的电流的电流源的一部分或者感测由霍尔传感器606产生的电压的电压传感器的一部分。形成第二NMOS晶体管682可有利地减小集成电路600的大小及制作成本。其它组件可形成于第一浅p型阱624中及/或第一浅p型阱624上方，从而产生类似优点。
n型阱电阻器688可安置在衬底602中在场氧化物614下方。n型阱电阻器688可为包含第二NMOS晶体管682的电路的一部分。n型阱电阻器688可有利地与霍尔传感器606的第一浅n型阱630同时形成。到n型阱电阻器688的连接可由n型接触区690提供，图6中展示n型接触区690的一个实例，n型接触区690可有利地与霍尔传感器606的n型接触区632同时形成。
图7是含有霍尔传感器的另一实例性集成电路的横截面。集成电路700具有包含p型半导体材料704的衬底702。集成电路700包含霍尔传感器706、第一NMOS晶体管708、PMOS晶体管710以及安置在霍尔传感器706的n型霍尔板718上方的电路组件792。在本实例中，电路组件792为p型霍尔板792。在本实例中，霍尔传感器706是水平霍尔传感器。垂直霍尔传感器在本实例的范围内。集成电路700可包含安置在衬底702的顶部表面712处以横向隔离组件及元件的场氧化物714。
霍尔传感器706包含安置在衬底702中的第一n型隔离层720中的n型霍尔板718，如在本文中的实例中所描述。到n型霍尔板718的电连接可由安置在衬底702中的第一浅n型阱730提供。N型接触区732可安置在衬底702中在第一浅n型阱730上方以减小到n型霍尔板718的电阻。
霍尔传感器706包含安置在衬底702中在n型霍尔板718上方且延伸到n型霍尔板718的第一浅p型阱724。第一浅n型阱730可通过场氧化物714的元件而与第一浅p型阱724横向分离。在本实例中，场氧化物714安置在第一浅p型阱724中在衬底702的顶部表面712处。第一浅p型阱724延伸到场氧化物714下方。第一浅p型阱724提供在n型霍尔板718上方的p型霍尔板792。到p型霍尔板792的电连接是经由第一浅p型阱724内的场氧化物714中的开口而提供。P型接触区794可形成于所述开口中以减小到p型霍尔板792的连接的电阻。p型霍尔板792可为霍尔传感器706的一部分以改善霍尔传感器706的敏感性，或可为集成电路700中的第二霍尔传感器的一部分。在n型霍尔板718上方形成p型霍尔板792可有利地减小集成电路700的大小及制作成本。
第一NMOS晶体管708安置在安置于衬底702中的第二n型隔离层736中所含有的第二浅p型阱734上方。第二浅p型阱734及第二n型隔离层736分别与第一浅p型阱724及第一n型隔离层720同时形成。第一NMOS晶体管708包含类似于参考图1所描述的NMOS栅极结构及NSD区的NMOS栅极结构738及NSD区740。PMOS晶体管710安置在安置于衬底702中的第二浅n型阱742上方。霍尔传感器706的第一浅n型阱730与第二浅n型阱742同时形成。PMOS晶体管710包含类似于参考图1所描述的PMOS栅极结构及PSD区的PMOS栅极结构744及PSD区746。
金属硅化物728可形成于衬底702的顶部表面712处的所暴露半导体材料上以减小到针对n型霍尔板718的n型接触区732、到针对p型霍尔板792的p型接触区794、到NSD区740及到PSD区746的连接的电阻。PMD层748及触点750(举例来说，如参考图1所描述)安置在衬底702的顶部表面712上方。金属互连件与电介质材料层(图7中未展示)安置在PMD层748上方以提供集成电路700的组件之间的电连接。集成电路700产生参考图1的集成电路100所论述的优点。
图8是含有霍尔传感器的另一实例性集成电路的横截面。集成电路800具有包含p型半导体材料804的衬底802。集成电路800包含霍尔传感器806以及NMOS晶体管及PMOS晶体管(图8中未展示)。在本实例中，霍尔传感器806是垂直霍尔传感器。水平霍尔传感器在本实例的范围内。集成电路800可包含安置在衬底802的顶部表面812处以横向隔离组件及元件的场氧化物814。
霍尔传感器806包含安置在衬底802中的n型隔离层820中的具有非线性配置(在本实例中，闭合环路配置)的霍尔板818。霍尔板818的其它配置在本实例的范围内。到霍尔板818的电连接可由在闭合环路周围的安置在衬底802中的浅n型阱830提供。多个浅p型阱824安置在衬底802中在霍尔板818上方且在浅n型阱830之间在闭合环路周围。浅n型阱830可通过场氧化物814的元件而与浅p型阱824横向分离。N型接触区832可安置在衬底802中在浅n型阱830上方以减小到霍尔板818的电阻。在本实例中，n型区896形成于衬底802中在浅n型阱830上方延伸到顶部表面812。集成电路800可产生参考本文中所揭示的其它实例所论述的优点。形成隔离层820以提供霍尔板818有利地实现具有所要配置的霍尔传感器806。金属硅化物、PMD层及金属互连件在图8中未展示，但存在于完整集成电路800中。
虽然上文已描述本发明的各种实施例，但应理解，所述实施例仅以实例方式且不以限制方式呈现。在不背离本发明的精神或范围的情况下，可根据本文中的揭示内容对所揭示实施例做出众多改变。因此，本发明的广度及范围不应受上文所描述实施例中的任一者限制。而是，本发明的范围应根据所附权利要求书及其等效物来界定。

Claims (20)

1.一种集成电路，其包括：
衬底，其包括p型半导体材料；
霍尔传感器，其包括：
n型霍尔板，其安置在第一n型隔离层中，所述第一n型隔离层安置在所述衬底中；及
第一浅p型阱，其安置在所述衬底中在所述霍尔板上方且从所述霍尔板垂直延伸到重掺杂p型区；
n沟道金属氧化物半导体NMOS晶体管，其安置在安置于所述衬底中的第二浅p型阱上方，所述第二浅p型阱与所述第一浅p型阱具有p型掺杂剂的大体上均等分布；
第二n型隔离层，其安置在所述衬底中，所述第二n型隔离层含有所述第二浅p型阱，所述第二n型隔离层与所述第一n型隔离层具有n型掺杂剂的大体上均等分布；
p沟道金属氧化物半导体PMOS晶体管；及
电耦合到所述霍尔传感器的电流源及电耦合到所述霍尔传感器的电压传感器中的至少一者。
2.根据权利要求1所述的集成电路，其中：
到所述霍尔板的电连接由安置在所述衬底中的第一浅n型阱提供；且
所述PMOS晶体管安置在安置于所述衬底中的第二浅n型阱上方，所述第一浅n型阱与所述第二浅n型阱具有n型掺杂剂的大体上均等分布。
3.根据权利要求2所述的集成电路，其中：
所述霍尔传感器包括安置在所述第一浅n型阱中的n型接触区；且
所述NMOS晶体管包括n沟道源极/漏极NSD区，所述NSD区与所述n型接触区具有n型掺杂剂的大体上均等分布。
4.根据权利要求1所述的集成电路，所述第一n型隔离层邻接所述第二n型隔离层且与所述第二n型隔离层相连。
5.根据权利要求1所述的集成电路，所述第一n型隔离层与所述第二n型隔离层是分开的。
6.根据权利要求1所述的集成电路，所述霍尔板在所述第一浅p型阱下方具有0.5微米到1微米的厚度。
7.根据权利要求1所述的集成电路，所述霍尔传感器是用于感测垂直于所述衬底的顶部表面而定向的磁场的水平霍尔传感器。
8.根据权利要求1所述的集成电路，所述霍尔传感器是用于感测平行于所述衬底的顶部表面而定向的磁场的垂直霍尔传感器。
9.根据权利要求1所述的集成电路，其包括安置在所述霍尔板上方的所述第一浅p型阱中的场氧化物。
10.根据权利要求1所述的集成电路，其包括安置在所述霍尔板上方的所述第一浅p型阱中的p型区，所述p型区与所述PMOS晶体管的p沟道源极/漏极PSD区具有p型掺杂剂的大体上均等分布。
11.根据权利要求1所述的集成电路，其中所述霍尔传感器是垂直霍尔传感器且所述霍尔板具有非线性配置。
12.根据权利要求1所述的集成电路，其包括安置在所述霍尔板上方的电路组件，所述电路组件的至少一部分安置在所述第一浅p型阱中。
13.一种形成集成电路的方法，其包括以下步骤：
提供包括p型半导体材料的衬底；
将n型掺杂剂植入到所述衬底中以同时形成第一n型隔离层与第二n型隔离层，所述第一n型隔离层在所述第一n型隔离层的底部和侧边接触所述p型半导体材料、并且提供所述集成电路的霍尔传感器的霍尔板，所述第二n型隔离层提供用于所述集成电路的NMOS晶体管的隔离层；
将p型掺杂剂植入到所述衬底中以同时形成第一浅p型阱与第二浅p型阱，所述第一浅p型阱在所述第一n型隔离层中且位于所述霍尔板上方并延伸到所述霍尔板，所述第二浅p型阱在所述第二n型隔离层中且位于用于所述NMOS晶体管的区域下方；
在所述第二浅p型阱上方形成所述NMOS晶体管；
形成所述集成电路的PMOS晶体管；及
形成电耦合到所述霍尔传感器的电流源及电耦合到所述霍尔传感器的电压传感器中的至少一者。
14.根据权利要求13所述的方法，其包括将n型掺杂剂植入到所述衬底中以同时形成第一浅n型阱与第二浅n型阱，所述第一浅n型阱提供到所述霍尔板的电连接，且所述第二浅n型阱位于用于所述PMOS晶体管的区域中。
15.根据权利要求14所述的方法，其包括将n型掺杂剂植入到所述衬底中以同时形成n型接触区与NSD区，所述n型接触区形成于所述第一浅n型阱中，且所述NSD区形成于所述NMOS晶体管中。
16.根据权利要求13所述的方法，其中将所述n型掺杂剂植入到所述衬底中以同时形成所述第一n型隔离层与所述第二n型隔离层包括：在1000keV到2000keV下以5×1012cm-2到2×1013cm-2的剂量植入磷。
17.根据权利要求13所述的方法，其中将所述p型掺杂剂植入到所述衬底中以同时形成所述第一浅p型阱与所述第二浅p型阱包括：在200keV到500keV下以2×1013cm-2到5×1013cm-2的剂量植入硼。
18.根据权利要求13所述的方法，其包括：
在将所述n型掺杂剂植入到所述衬底中以同时形成所述第一n型隔离层与所述第二n型隔离层之前，在所述衬底上方形成隔离掩模，所述隔离掩模在用于所述霍尔板的区域中包含阻挡元件，所述隔离掩模在用于所述第二n型隔离层的区域中不具有阻挡元件；
在所述隔离掩模处于适当位置时，将所述n型掺杂剂植入到所述衬底中以同时形成所述第一n型隔离层与所述第二n型隔离层；及
移除所述隔离掩模。
19.根据权利要求13所述的方法，其包括：
在将所述n型掺杂剂植入到所述衬底中以同时形成所述第一n型隔离层与所述第二n型隔离层之后，在所述衬底上方形成补偿掩模，所述补偿掩模暴露用于所述霍尔板的区域且覆盖用于所述NMOS晶体管的区域及用于所述PMOS晶体管的区域；
在所述补偿掩模处于适当位置时，将p型掺杂剂植入到所述衬底中以形成补偿阱，所述补偿阱补偿所述霍尔板中的所述n型掺杂剂，所述霍尔板在形成所述补偿阱之后保持为n型；及
移除所述补偿掩模。
20.根据权利要求13所述的方法，其包括在所述霍尔板上方形成电路组件，所述电路组件的至少一部分安置在所述第一浅p型阱中。
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