CN107004437A - 共享位线mram的系统和方法 - Google Patents

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Abstract

一种STT磁性存储器，其包括毗邻列的STT磁性存储器元件，这些STT磁性存储器元件具有顶部电极和底部电极。共享位线耦合到至少两个毗邻列中的STT磁性存储器元件的顶部电极。毗邻列中的一列中的STT磁性存储器元件的底部电极选择性地耦合到一条源线，并且毗邻列之中的另一列中的STT磁性存储器元件的底部电极选择性地耦合到另一条源线。

Description

共享位线MRAM的系统和方法
公开领域
本公开的技术领域涉及磁阻式存储器，尤其涉及对随机存取存储器(RAM)阵列内的磁阻式存储器元件的读和写访问。
背景
磁阻式存储器(下文称为“磁性存储器”)被认为用于下一代非易失性存储器的颇具前景的技术。潜在的特征包括但不限于快速切换、高切换周期耐久性、低功耗、以及扩展的断电归档存储。
自旋转移矩(STT)磁性存储器是用于磁性存储器的一种已知技术。STT磁性存储器通常具有可寻址的STT位单元阵列，每个STT位单元具有STT磁性存储器元件，该STT磁性存储器元件包括在两个稳定的、相对的磁化状态之间可切换的“自由”磁化层。两个状态中的一个状态是与固定层的磁化对准平行(P状态)，并且另一个状态是与固定磁层相反或反平行(AP状态)。STT磁性存储器元件的电阻在P状态中低于AP状态中，这实现了读取该状态。STT位单元可被布置在具有地址解码和访问电路系统的行-列阵列中，以形成STT随机存取存储器(STT-MRAM)。
在STT-MRAM设计中考虑的因素包括热预算、以及在各种应用中对与设计和处理集成电路(IC)芯片中所使用的某些已知技术和惯例的兼容性的偏好。IC领域中已知的一种示例设计惯例是“后端制程”或“BEOL”。
概述
以下概述涉及根据一个或多个方面的某些示例。该概述并不是所有示例性或构想方面的限定性概述。该概述既非旨在对所有方面进行优先级排序或甚至标识其关键元素，亦非旨在限定任何方面的范围。
一种所公开的STT磁性存储器的一个示例可包括多列STT磁性存储器元件，所述STT磁性存储器元件分别包括顶部电极和底部电极，并且可包括多条共享位线，所述多条共享位线覆盖所述多列STT磁性存储器元件。在一方面，所述共享位线中的至少一条共享位线可耦合到具有至少两列STT磁性存储器元件的组中的STT磁性存储器元件的顶部电极。在进一步方面，可包括多条源线，所述源线中的一条或多条源线能够切换地耦合到对应一列STT磁性存储器元件中的STT磁性存储器元件的底部电极。
一种所公开的方法的一个示例可提供对耦合到共享位线的多个STT磁性存储器元件之中的STT磁性存储器元件的个体访问。一个示例可包括：并发地耦合到访问电压、第一列STT磁性存储器元件中的多个STT磁性存储器的顶部电极以及第二列STT磁性存储器元件中的多个STT磁性存储器的顶部电极。在一方面，一个示例还可包括：选择性地耦合到互补访问电压、所述第一列STT磁性存储器元件中的所选择STT磁性存储器的底部电极以及所述第二列STT磁性存储器元件中的所选择STT磁性存储器的底部电极。
在一方面，一种所公开的方法的一个示例还可包括：向并发地耦合到所述第一列STT磁性存储器元件中的多个STT磁性存储器的顶部电极以及所述第二列STT磁性存储器元件中的多个STT磁性存储器的顶部电极的共享位线施加第一访问电压。
一种所公开的装备的一个示例可提供个体地访问至少两个毗邻列的STT磁性存储器元件之中的STT磁性存储器元件。在一方面，所述装备可包括：用于并发地耦合到访问电压、所述至少两个毗邻列的STT磁性存储器元件中的第一列以及所述至少两个毗邻列的STT磁性存储器元件中的第二列中的多个STT磁性存储器元件的顶部电极的装置。在进一步方面，所述装备还可包括：用于选择性地耦合到互补访问电压、所述至少两个毗邻列的STT磁性存储器元件中的第一列中的所选择STT磁性存储器元件的底部电极以及所述至少两个毗邻列的STT磁性存储器元件中的第二列中的所选择STT磁性存储器元件的底部电极的装置。
一种所公开的STT磁性存储器的一个示例可包括具有至少R个毗邻列的STT磁性存储器元件的组以及共享位线，并且所述共享位线可耦合到所述具有至少R个毗邻列的STT磁性存储器元件的组。在一方面，所述示例STT磁性存储器还可包括第一源线，所述第一源线通过第一多个选择性地启用的开关晶体管耦合到所述具有至少R个毗邻列的STT磁性存储器元件的组之中的第一列中的相应第一多个STT磁性存储器元件。在进一步方面，所述示例STT磁性存储器还可包括第二源线，所述第二源线通过第二多个选择性地启用的开关晶体管耦合到所述具有至少R个毗邻列的STT磁性存储器元件的组之中的第二列中的相应第二多个STT磁性存储器元件。
附图简述
给出附件中找到的附图以帮助对本发明的各方面的描述，且提供附图仅用于根据这些方面解说各示例而非对其进行限定。
图1示出了一个STT磁性存储器元件的横截面视图，该STT磁性存储器元件被布置在多层集成电路(IC)结构中以解说示例常规BEOL技术。
图2A示出了横截面视图，示出了被布置在IC结构的上部金属化层中的相应毗邻列的STT磁性存储器元件中的两个毗邻STT磁性存储器元件，解说了满足热预算并且与已知BEOL技术具有兼容性的常规技术。
图2B示出了图2A结构的顶部投影视图，示出了在部分图2A中示出的两个毗邻的部分。
图3A示出了每条位线共享两列的一个示例共享位线/压缩间距MRAM阵列的代表性部分的顶部投影视图。
图3B示出了从图3A的切面投影2-2看到的图3A的共享位线/压缩间距STT MRAM阵列的横截面视图。
图4A示出了每条位线共享四列的一个示例共享位线/压缩间距STT MRAM阵列的代表性部分的顶部投影视图。
图4B示出了从图4A的切面投影3-3看到的图4A的共享位线/压缩间距STT MRAM阵列的横截面视图。
图5示出了通过共享位线/压缩间距STT MRAM阵列的一个STT磁性存储器元件访问操作的一个示例电流路径。
图6示出了与图5的STT磁性存储器元件的写和读访问的示例操作相关联的信号状态图。
图7是在制造一个示例共享位线/压缩间距STT MRAM阵列的结构的一种示例工艺中的示例操作的高级流程。
图8解说了其中可以有利地采用具有如本公开所描述的一个或多个共享位线/压缩间距STT MRAM阵列的一个或多个芯片或其他器件的一个示例性无线通信系统。
详细描述
本发明的各方面以及解说性实现、应用和操作在以下描述及其附图中阐述。解说性实现、应用和操作并非旨在限制本发明的范围。其旨在帮助普通技术人员充分地理解各种概念以根据各种概念来实践。替换的实现和应用在普通技术人员阅读本公开之后会变得显而易见，设计出替换的实现和应用而不脱离本公开的范围。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面或其特征不必被解释为优于或胜过其他方面或特征。类似地，与诸如“在一方面”和“本发明的方面”等短语相关联地对特征、优点或操作模式的描述并不暗示本发明的所有方面、应用和实践必须包括所讨论的特征、优点或操作模式。
本文所使用的名称、标签和各种术语是对所描述示例的一致引用的目的，并非旨在限制本发明的范围。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。
示例方法、应用、实现和操作是根据将由例如计算设备的元件执行或控制的动作序列来描述的。在阅读本公开之后将认识到，本文所描述的各种动作能由专用电路(例如，专用集成电路(ASIC))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文所描述的动作序列可被认为是完全实现在任何形式的计算机可读存储介质内，其内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的对应计算机指令集。此外，可采用计算设备和程序指令、或专用电路、或两者的示例实现在本文中可被描述为例如被配置成执行所描述动作的“逻辑”。由此，本发明的各个方面可以用数种不同的形式来实现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。
本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面描述可能被述及的数据、指令、命令、信息、信号、比特(位)、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场、电子自旋粒子、电子自旋、或其任何组合来表示。
此外，本领域技术人员将领会，本文所描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。根据用于实现各方面的硬件和软件的可互换性，各种解说性组件、框、模块、电路、和步骤是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。
将理解，功能、操作、步骤和/或动作被描述为被执行的顺序、以及任何权利要求内阐述的功能、操作、步骤和/或动作的顺序并非旨在并且不必将本发明的范围限制在按照该顺序来实践功能、操作、步骤和/或动作。
图1是多层集成电路(ML-IC)结构100的横截面视图，该ML-IC结构100以代表某些常规BEOL技术的方式来配置，在一个示例常规BEOL兼容的布置中该ML-IC结构100具有第一STT磁性存储器元件102A和第二STT磁性存储器元件102B。将理解，图1示出了ML-IC结构100的简化视图，并省略了对于本领域普通技术人员是已知的并且与理解所公开的概念不相关的各种细节。
参照图1，ML-IC结构100包括下层102，该下层102具有场效应晶体管(图1中示出但未单独标号)，这些场效应晶体管可执行例如寻址或访问控制的操作。ML-IC结构100中的此类操作与概念理解不相关并且对于本领域普通技术人员是已知的，并且因此省略进一步详细描述。下层102可包括触点，诸如至第一金属层104的示例触点(图1中可见但未单独标号)。第一金属层104可包括迹线，诸如图1中可见的各示例(未单独标号)。
在第一金属层上方是一个第二级金属层或者两个或更多个第二级金属层的堆叠，诸如示例第一第二级金属层106-1，其被示例第二第二级金属层106-2和第三第二级金属层106-3覆盖。第一第二级金属层106-1、第二第二级金属层106-2以及第三第二级金属层106-3(出于描述目的统称为“第二级金属层”106)中的每一者可具有相应的导线迹线(图1中可见，但未单独标号)。第二级金属层106中的毗邻导线迹线在第二第二级金属层106-2中毗邻导线迹线(图1中可见但未单独标号)之间可具有最小间距P1。可在第二级金属层106中形成通孔，诸如第一第二级金属层106-1中所示出的示例通孔(图1中可见但未单独标号)。如本领域普通技术人员将理解的，各种其它通孔(图1中不可见)可被包括在第二级金属层106中，但为了避免与概念理解无关的不必要细节而被省略。
继续参照图1，在第二级金属层106上方可以是一个第三级金属层或者两个或更多个第三级金属层的堆叠，诸如示例第一第三级金属层108-1，其被示例第二第三级金属层108-2覆盖。第一第三级金属层108-1和第二第三级金属层108-2(统称为“第三级金属层”108)的结构可与第二级金属层106的结构相当，并且因此省略进一步详细描述。
ML-IC结构100在第三级金属层108上方可包括被称为“STT磁性存储器元件”层110。STT磁性存储器元件层110可包括第四级金属层(可见，但未单独标号)，其具有例如第四级金属迹线112-1和112-2。示出了一个STT磁性存储器元件114，该STT磁性存储器元件114具有顶部电极(图1中可见但未单独标记)和底部电极(图1中可见但未单独标记)，顶部电极邻接并耦合到第四级金属迹线112-1，底部电极邻接并耦合到第二第三级金属层108-2中的金属迹线(图1中可见但未单独标记)。
参照图1，第四级金属层中的毗邻金属迹线(诸如第四级金属迹线112-1和112-2)可具有最小间距P2。如可以看到的，间距P2显著大于间距P1。这是典型BEOL设计的示例，其包括较高级金属层中的间距大于较低级金属层中的间距。
继续参照图1，处于较高级金属层(例如，第四级金属层)的STT磁性存储器元件层(即，具有STT磁性存储器元件114的层)是用于BEOL兼容的STT-MRAM的常规技术的示例。例如，处理期间的热预算是原因之一。例如，假如STT磁性存储器元件114被放置在第二级金属层106中，则该STT磁性存储器元件会经历来自显著更高数目的处理步骤的加热。此类加热会达到并超过例如大约400摄氏度。可能发生不希望的影响，诸如STT MTJ元件114的磁阻率(MR)的降低、和/或其切换电流的增加，每一者对MTJ性能具有潜在负面影响。
图2A是横截面视图，示出了上层STT-MRAM结构200，该上层STT-MRAM结构200具有相应毗邻列的STT磁性存储器元件(图2A中不完全可见)中的两个毗邻STT磁性存储器元件202-1和202-2。与常规BEOL工艺兼容的常规STT-MRAM技术的示例，STT磁性存储器元件202-1与位线204-1对准，并且STT磁性存储器元件202-2与位线204-2对准。位线204-1和204-2由间隔P3间隔开，其中P3可以根据常规BEOL工艺。位线204-1和204-2可具有最小宽度(图2A上可见但单独标记)，其与间隔P3组合可设置毗邻位线204-1与204-2之间的最小中心到中心(center-to-center)间距(下文称为“最小间距”)P4。最小间距P4进而对毗邻列的STT磁性存储器元件202-1和202-2之间的最小中心到中心列间距(下文称为“最小列间距”)P5施加限制。
图2B是从图2A投影1-1的STT-MRAM结构200的顶部投影视图。参照图2B，可进一步看到，最小间距P4可以有效地对示例STT磁性存储器元件202-1和202-2位于其中的毗邻列的STT磁性存储器元件(可见但未单独标号)之间的最小列间距P5施加硬限制。
各方面可提供一种STT磁性存储器元件的行-列阵列，该行-列阵列含有覆盖的多条位线，并具有毗邻列的STT磁性存储器元件，这些毗邻列的中心到中心间隔比覆盖的多条位线的中心到中心间距更接近。出于描述目的，实现所公开概念的一般布置和配置可被称为“共享位线/压缩间距STT MRAM阵列”。此外，为了简明起见，短语“共享位线/压缩间距STTMRAM阵列”将由以下任意选择的缩写替换地引用：“SBC/STT MRAM阵列”。将理解，“共享位线/压缩间距STT MRAM阵列”及其缩写形式SBC/STT MRAM阵列是任意选择的名称，在本文中仅出于方便描述的目的而使用，并不具有任何固有含义或将任何含义引入本公开。换言之，用另一任意选择的名称(例如，“阵列X”)来替代本公开中出现的“共享位线/压缩间距STTMRAM阵列”和“SBC/STT MRAM阵列”的每个实例将不会引起本公开所阐述的描述的变化。
在一方面，STT磁性存储器可包括多列STT磁性存储器元件，并且各STT磁性存储器元件可包括顶部电极和底部电极。在一方面，STT磁性存储器可包括多条共享位线，这些共享位线覆盖多列STT磁性存储器元件，其中，共享位线中的至少一条共享位线可耦合到具有至少两列STT磁性存储器元件的组中的各STT磁性存储器元件的顶部电极。在一方面，可提供多条源线，并且每条源线可例如通过选择性地启用的开关晶体管可切换地耦合到对应一列STT磁性存储器元件中的STT磁性存储器元件的底部电极。
图3A示出了STT磁性存储器元件301的SBC/STT MRAM阵列300的解说性部分的顶部投影视图，该SBC/STT MRAM阵列300可被配置成M行乘N列。参照图3A，SBC/STT MRAM阵列300可包括第一共享位线302-1，该第一共享位线302-1毗邻于第二共享位线302-2。共享位线302-1和共享位线302-2(统称为“共享位线”302)中的每一者可包括金属导体。将理解，第一共享位线302-1和第二共享位线302-2可代表例如更大集合(例如，N/2条共享位线)之中的任何两条毗邻共享位线。将理解，第一共享位线302-1和第二共享位线302-2可形成在BEOL兼容的IC芯片(图3A中不全部可见)的上部金属化层(图3A中不完全可见)中。例如，参照图1，共享位线302可形成在第四级金属层中。
参照图3A，在一方面，第一共享位线302-1可平行于第一对STT磁性存储器元件列(包括第一对第一STT列304-1和第一对第二STT列304-2)延伸并且覆盖或至少部分地覆盖第一对STT磁性存储器元件列。类似地，第一共享位线302-2可平行于第二对STT磁性存储器元件列(包括第二对第一STT列304-3和第二对第二STT列304-4)延伸并且覆盖或基本上覆盖第二对STT磁性存储器元件列。将理解，“第一对”和“第二对”仅是参考附图的标记。例如，“第一对第一STT列”304-1可以是64、256或者任何其他数量的列(图3A中不可见)之中的中间列。图3A示出了针对第一对第一STT列304-1和第一对第二STT列304-2中的每一者的四个示例STT磁性存储器元件(可见但未单独标号)。
图3B示出了从图3A的切面投影2-2看到的图3A的SBC/STT MRAM阵列的横截面视图。在一方面，每个STT磁性存储器元件(代表性的一个被标记为301)可纵向地形成，即，柱，其具有耦合到其对应共享位线的上部电极(示出但未单独标记)。在一方面，可以为每列STT磁性存储器元件提供源线。例如，可以为第一对第一STT列304-1提供第一源线308-1，可以为第一对第二STT列304-2提供第二源线308-2，可以为第二对第一STT列306-1提供第三源线308-3，并且可以为第二对第二STT列306-2提供第四源线308-4。对于每条源线，通孔(图3B中可见但未单独标号)可将该源线连接到其对应STT列中的所有STT磁性存储器元件的底部电极(图3B中可见但未单独标号)。
在一方面，其示例在本公开中稍后进一步详细描述，第一源线308-1、第二源线308-2、第三源线308-3以及第四源线308-4(统称为“源线”308)中的每一者可切换地耦合到对应一列STT磁性存储器元件中的STT磁性存储器元件的底部电极。
为了方便描述示例特征，第一对第一STT列304-1和第一对第二STT列304-2可被替换地称为“第一组STT列”304，并且第二对第一STT列306-1和第二对第二STT列306-2可被替换地称为“第二组STT列”306。第一组STT列304和第二组STT列306中的每一者包括至少两列STT磁性存储器元件。因此，参照图3B，多条共享位线中的第一共享位线302-1耦合到第一组STT列304中的各STT磁性存储器元件的顶部电极，并且多条共享位线中的第二共享位线302-2耦合到第二组STT列306中的STT磁性存储器元件的顶部电极。
进一步关于上述示例第一组STT列304和第二组STT列306，在一方面，N列STT磁性存储器元件可被“编组”为N/R组毗邻列，其中N是列的总数，并且R是大于一的整数。在一方面，R可被选择成整除N，以使得N/R组毗邻列中的每一者可包括至少R个毗邻列的STT磁性存储器元件。在进一步方面，可向N/R组毗邻列中的每一者提供对应的共享位线。N/R条共享位线可在STT磁性存储器元件阵列上方的金属层中延伸，每条共享位线由相应组毗邻列的STT磁性存储器元件共享。在一方面，每条共享位线可耦合到其对应组毗邻列中的每个STT磁性存储器元件的顶部电极。顶部电极可被称为“第一读/写电流端子”。
在一方面，SBC/STT MRAM阵列可包括N条源线，N列STT磁性存储器元件中的每一列一条源线。N条源线可例如在STT磁性存储器元件阵列下方延伸。在一方面，每条共享位线可例如通过开关晶体管(图3A-3B中不可见)耦合到其对应列的STT磁性存储器元件中的每个STT磁性存储器元件的底部电极。底部电极可被称为“第二读/写电流端子”。
在进一步方面，SBC/STT MRAM阵列的示例可包括共享位线访问电路系统(图3A-3B中不可见)。在一方面，共享位线访问电路系统可被配置成：通过选择性地启用N/R条共享位线和N条源线来执行特定于列的访问。根据该方面的一个示例访问操作可通过以下操作来访问任意第“j”列：启用N/R条共享位线之中第j列所连接到的共享位线，与启用N条源线之中第j列所连接到的源线相结合。
在一方面，根据本公开的各结构和方法可使用例如用于常规行-列阵列MRAM的行访问的已知常规技术来执行行访问。因此，除了伴随其他描述的情况以外，省略对行访问技术的进一步详细描述。
进一步关于一个方面，R可被选择为2。将理解，2仅是R的一个示例值，并非旨在限制可根据本公开实践的各结构和方法的范围。为了避免概念与描述不必要的细节混淆，各示例将假设“N”的数值是偶数。这并非旨在限制可根据本公开实践的各结构和方法的范围。相反，在阅读本公开之后，本领域普通技术人员可容易地修改所描述的示例以容适非偶数N而无需过度实验。
在R为2的一个示例中，N/2条共享位线可被布置成覆盖具有M行和N列的STT磁性存储器元件层。在一方面，N/2条共享位线可具有共享位线间距，并且取决于STT磁性存储器元件的几何尺寸，毗邻列的STT磁性存储器元件可具有可以是位线间距的大约一半的中心到中心列间隔。在R为2的一个示例中，N/2条共享位线中的每条共享位线可具有比STT磁性存储器元件的宽度更大的宽度。在R为2的进一步示例中，N/2条共享位线中的每条共享位线可在对应两列STT磁性存储器元件之间的中点线上方对准地延伸。在R为2的相关示例中，N/2条共享位线中的每条共享位线可具有能够例如关于中点线对称地延伸，以覆盖或部分地覆盖对应对的STT磁性存储器元件中的每一列STT磁性存储器元件。换言之，N/2条共享位线中的每条共享位线可至少部分地覆盖至少两个毗邻列的STT磁性存储器元件。对位线共享的益处可包括但不限于：MTJ阵列密度的增加、位线的寄生电阻的减小、以及磁阻率MR的改善和切换电流的减小。附加益处可包括例如用于互补位单元以进行高性能电路的差分高速感测。
参照图3A，SBC/STT MRAM，第一共享位线302-1和第二共享位线302-2具有间隔P6。在一方面，间隔P6可以是例如对于第一共享位线302-1和第二共享位线302-2形成于其中的上部金属化层的最小值。第一共享位线302-1可具有宽度W1。第二共享位线302-2可具有相同的宽度W1(在图3A上未单独标记)。可以假设所有剩余的N/2条共享位线(图3A中不可见)可具有相同的宽度W1。在一种替换方案中，N/2条共享位线中的一些共享位线可具有互不相同的宽度。第一共享位线302-1和第二共享位线302-2可具有中心到中心间距P7。
参照图3A，第一共享位线302-1覆盖第一组STT磁性存储器元件列304，包括第一对第一STT列304-1和第一对第二STT列304-2。
参照图3A，第一对第一STT列304-1可与第一对第二STT列304-2间隔开中心到中心间距P8。如在图3A示例中看到的，中心到中心间距P8可以是第一共享位线302-1与第二共享位线302-2之间的中心到中心间距的大约一半。将领会，该特征可提供一种可由用于BEOL工艺中STT磁性存储器元件的常规技术对STT磁性存储器元件列间隔施加的限制的解决方案。
进一步关于一个方面，R可被选择为4。在R被选择为4的一个示例应用中，可提供N/4条共享位线。在一方面，N/4条共享位线中的每条共享位线可至少部分地覆盖至少四个毗邻列的STT磁性存储器元件。将理解，类似于2，4仅是R的一个示例值，并非旨在限制可根据本公开实践的各结构和方法的范围。为了避免概念与描述不必要的细节混淆，将假设“N”的数值能被4整除。将理解，这并非旨在限制可根据本公开实践的各结构和方法的范围。相反，在阅读本公开之后，本领域普通技术人员可容易地修改所描述的示例以容适不能被4整除的N值而无需过度实验。
图4A示出了每条位线共享四列的STT磁性存储器元件401的SBC/STT MRAM阵列400的代表性部分的顶部投影视图。参照图4A，在一方面，SBC/STT MRAM阵列400可包括在第一组四个毗邻列(可见但未单独标号)上方的第一四列共享位线402-1，其毗邻于在第二组四个毗邻列(可见但未单独标号)上方的第二四列共享位线402-2。第一四列共享位线402-1可与第二四列共享位线402-2间隔开间隔P9。在一示例中，间隔P9可以是由BEOL工艺为第一四列共享位线402-1和第二四列共享位线402-2形成于其中的金属层(图4A中不完全可见)提供的最小间隔(图4A中不完全可见)。
图4B示出了从图3A的切面投影3-3看到的图4A的SBC/STT MRAM阵列400的横截面视图。参照图4B，在一方面，SBC/STT MRAM阵列400可包括用于每一列STT磁性存储器元件401的源线，诸如图4B中可见的八条示例源线，其中一个代表性示例为“404”。
参照图3A、3B、4A和4B，各个方面可以通过各操作来提供对STT磁性存储器元件的访问，操作可包括并发地耦合到访问电压、第一列STT磁性存储器元件中的多个STT磁性存储器的顶部电极以及第二列STT磁性存储器元件中的多个STT磁性存储器的顶部电极。例如，参照图3A和3B，向第一共享位线302-1施加访问电压(图3A和3B中非显式可见)并发地耦合到访问电压、第一组STT列304中的各STT磁性存储器元件301的顶部电极。操作可进一步包括：选择性地耦合到互补访问电压、第一列STT磁性存储器元件中的所选择STT磁性存储器的底部电极以及第二列STT磁性存储器元件中的所选择STT磁性存储器的底部电极。例如，参照图3A和3B，可向源线308中所选择的一条源线施加互补访问电压，并且并发地，所选择的源线可通过开关晶体管(图3A和3B中非显式可见)耦合到STT磁性存储器元件301中的所选择的一个STT磁性存储器元件的底部电极。
图5用粗线示出了用于访问SBC/STT MRAM阵列500中的所选择STT位单元的一个访问控制和电流路径。参照图5，共享位线BL<0>耦合到STT位单元502的STT磁性存储器元件(可见但未单独标号)的顶部电极(通过示意符号可见，但未单独标号)。共享位线BL<0>还耦合到三个其他STT位单元(图3中可见，但未单独标号)。耦合到共享位线BL<0>的四个STT位单元中的两个STT位单元(即，STT位单元502和紧接在STT位单元502下方的STT位单元)在左列中(可见但未单独标号)，并且另外两个STT位单元在右列中(可见但未单独标号)。STT位单元502和右列中的另一STT位单元通过相应的字线开关、或者访问开关晶体管(图5中可见，但未单独标号)耦合到第一源线SL<0>。右列中耦合到位线BL<0>的两个STT位单元通过相应的访问开关晶体管(图5中可见，但未单独标号)耦合到第二源线SL<1>。
参照图5，共享位线BL<2>耦合到另外四个STT位单元(图3中可见，但未单独标号)的顶部电极(通过示意符号可见，但未单独标号)。耦合到位线BL<2>的四个STT位单元中的两个STT位单元在另一左列中，并通过相应的访问开关晶体管(图5中可见，但未单独标号)耦合到第三源线SL<2>。耦合到位线BL<2>的四个STT位单元中的另外两个STT位单元在另一右列中，并通过相应的访问开关晶体管(图5中可见，但未单独标号)耦合到第四源线SL<3>。
继续参照图5，第一字线WL<0>耦合到STT位单元502的访问开关晶体管的栅极以及三个其他STT位单元，即，耦合到一行四个STT位单元。类似地，第二字线WL<0>、第三字线WL<0>以及第四字线WL<3>各自分别耦合到一行四个STT位单元的访问开关晶体管的栅极。
图6示出了用于执行对STT位单元502的示例读和写的图5的SBC/STT MRAM阵列500的共享位线、源线和字线的信号状态图600。参照图6，沿着信号状态图600的顶行602是三个操作，这些操作是WO(写“0”)、W1(写“1”)和RD(读)。为了读取STT位单元502，施加控制电压以使得第一共享位线BL<0>是被启用的共享位线，第一源线SL<0>是被启用的源线，并且对第一字线WL<0>施加高压。在本示例中，操作因此可包括：对第一共享位线BL<0>施加高压，并且对第一源线SL<0>施加低压。结果是读取电流(图5中不可见)从第一共享位线BL<0>传递通过STT位单元502并通过第一源线SL<0>，例如传递到接地。尽管第一共享位线BL<0>向其他STT位单元施加高压，但仅STT位单元502的访问开关晶体管处于导通状态中并且其源线处于低状态中(即，与第一共享位线BL<0>上的电压相反)，两者都必须发生以便读取。
参照图5和6，为了向STT位单元502写入“1”，第一字线WL<0>为高，第一共享位线BL<0>为低，并且第一源线SL<0>为高。第一字线WL<0>为“高”意味着STT位单元502的字线开关中的启用电压。结果是写入电流从第一源线传递通过STT位单元502并传递到第一共享位线BL<0>。为了写入“0”，第一共享位线BL<0>和第一源线SL<0>的相对极性可反转。将理解，逻辑“0”和逻辑“1”的指派是任意的，因此第一共享位线和第一源线SL<0>的所描述的相对极性可反转。
图7示出了在具有SBC/STT MRAM阵列的一个器件的一种制造工艺中的示例操作的一个流程700。在一方面，流程700中的操作可包括开始状态702，例如电介质基板的指定区域(例如，支承图1的层102的结构)，之后是在704处形成BEOL金属/通孔结构和金属间电介质(IMD)层直至MTJ底部电极层。参照图7和3B，704处的操作可包括形成直至但不包括MTJ底部电极层的结构(图3B中可见，如紧接在源线308上方)。参照图7，在704处的操作之后，流程700中的示例操作可包括：在706处沉积MTJ层结构，包括MTJ底部电极层、各MTJ层、以及MTJ顶部电极层。操作随后可在708处包括：图案化在706处所沉积的MTJ层结构以形成各MTJ柱，例如，图3B的MTJ柱310。参照图7，在708处的图案化操作之后，流程700中的操作可包括：在710处沉积具有共享位线(例如，图3A-3B的共享位线302或图4A-4B的共享位线402)的顶部金属/金属间电介质层。流程700中的操作随后可在712处结束。
图8解说了其中可有利地采用一个或多个所公开方面的示例性无线通信系统800。出于解说目的，图8示出了三个远程单元820、830和850以及两个基站840。将认识到，常规的无线通信系统可具有远多于此的远程单元和基站。远程单元820、830和850包括集成电路或其他半导体器件825、835和855，每一者具有至少一个根据本发明的一个或多个方面被配置或可配置的半导体管芯。图8示出了从基站840到远程单元820、830和850的前向链路信号880，以及从远程单元820、830和850到基站840的反向链路信号890。
在图8中，远程单元820被示为移动电话，远程单元830被示为便携式计算机，而远程单元850被示为无线本地环路系统中的固定位置远程单元。例如，这些远程单元可以是移动电话、手持式个人通信设备(PCS)单元、便携式数据单元(诸如个人数字助理(PDA))、导航设备(诸如启用GPS的设备)、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读数装置)、或者存储或检索数据或计算机指令的任何其他设备、或者其任何组合中的任一者或其组合。尽管图8解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的示例性单元。
结合本文所公开的各方面描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中实现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其他形式的计算机可读存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在一种替换方案中，存储介质可以被整合到处理器。
上文所公开的器件和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造器件的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割成半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。
尽管前述公开示出了本发明的解说性方面，但是应当注意，可对本文作出各种改变和修改而不脱离如由所附权利要求限定的本发明的范围。

Claims (30)

1.一种STT磁性存储器，包括：
多列STT磁性存储器元件，其中，各STT磁性存储器元件包括顶部电极和底部电极；
多条共享位线，所述多条共享位线覆盖所述多列STT磁性存储器元件，其中，所述共享位线中的至少一条共享位线耦合到具有至少两列STT磁性存储器元件的组中的STT磁性存储器元件的顶部电极；以及
多条源线，所述源线中的每条源线能够切换地耦合到对应一列STT磁性存储器元件列中的STT磁性存储器元件的底部电极。
2.如权利要求1所述的STT磁性存储器，其特征在于，所述多条共享位线被配置在上部金属化层中。
3.如权利要求1所述的STT磁性存储器，其特征在于，所述多条共享位线中的第一共享位线耦合到具有至少两列STT磁性存储器元件的第一组中的STT磁性存储器元件的顶部电极，并且其中，所述多条共享位线中的第二共享位线耦合到具有至少两列STT磁性存储器元件的第二组中的STT磁性存储器元件的顶部电极。
4.如权利要求3所述的STT磁性存储器，其特征在于，所述具有至少两列STT磁性存储器元件的第一组包括至少两个毗邻列的STT磁性存储器元件，并且其中，所述具有至少两列STT磁性存储器元件的第二组包括另一至少两个毗邻列的STT磁性存储器元件。
5.如权利要求4所述的STT磁性存储器，其特征在于，所述具有至少两列STT磁性存储器元件的第一组毗邻于所述具有至少两列STT磁性存储器元件的第二组。
6.如权利要求5所述的STT磁性存储器，其特征在于，所述至少两个毗邻列的STT磁性存储器元件由中心到中心列间距间隔开，其中，所述另一至少两个毗邻列的STT磁性存储器元件由所述中心到中心列间距间隔开，并且其中，所述第一共享位线与所述第二共享位线间隔开共享位线间距，所述共享位线间距大于所述中心到中心列间距。
7.如权利要求1所述的STT磁性存储器，其特征在于，所述多条共享位线的至少子集中的每条共享位线耦合到具有至少R个毗邻列的STT磁性存储器元件的对应不同组中的STT磁性存储器元件的顶部电极，其中，R是大于一的整数。
8.如权利要求7所述的STT磁性存储器，其特征在于，所述多条共享位线的至少所述子集中的每条共享位线在至少R个毗邻列的STT磁性存储器元件上方延伸。
9.如权利要求8所述的STT磁性存储器，其特征在于，所述具有至少R个毗邻列的STT磁性存储器元件的组中的至少一组包括至少R个毗邻列的STT磁性存储器元件，其中，所述至少R个毗邻列的STT磁性存储器元件由中心到中心列间距间隔开，其中，所述共享位线中的至少两条共享位线毗邻地延伸并且由共享位线间距间隔开，并且其中，所述共享位线间距大于所述中心到中心列间距。
10.如权利要求9所述的STT磁性存储器，其特征在于，R为2，并且其中，所述中心到中心列间距是所述中心到中心位线间距的大约一半。
11.如权利要求9所述的STT磁性存储器，其特征在于，R为4，并且其中，所述中心到中心列间距是所述中心到中心位线间距的大约四分之一。
12.如权利要求1所述的STT磁性存储器，其特征在于，至少两个毗邻列的STT磁性存储器元件中的STT磁性存储器元件的顶部电极耦合到所述共享位线中的对应一条共享位线。
13.如权利要求12所述的STT磁性存储器，其特征在于，所述共享位线中的对应一条共享位线在所述至少两个毗邻列的STT磁性存储器元件上方并与其平行延伸。
14.如权利要求12所述的STT磁性存储器，其特征在于，所述共享位线中的对应一条共享位线包括金属导体，所述金属导体平行于至少两个毗邻列的STT磁性存储器元件延伸并且至少部分地覆盖所述至少两个毗邻列的STT磁性存储器元件。
15.如权利要求1所述的STT磁性存储器，其特征在于，所述多条共享位线中的第一共享位线耦合到具有至少四个毗邻列的STT磁性存储器元件的第一组中的STT磁性存储器元件的顶部电极，并且其中，所述多条共享位线中的第二共享位线耦合到具有至少四个毗邻列的STT磁性存储器元件的第二组中的STT磁性存储器元件的顶部电极。
16.如权利要求1所述的STT磁性存储器，其特征在于，所述多列STT磁性存储器元件、所述多条共享位线、以及所述多条源线被集成在至少一个半导体管芯中。
17.如权利要求1所述的STT磁性存储器，其特征在于，进一步包括其中集成有所述多列STT磁性存储器元件、所述多条共享位线、以及所述多条源线的设备，所述设备选自由以下各项构成的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
18.一种用于个体地访问耦合到共享位线的多个STT磁性存储器元件之中的STT磁性存储器元件的方法，包括：
并发地耦合到访问电压、第一列STT磁性存储器元件中的多个STT磁性存储器元件的顶部电极以及第二列STT磁性存储器元件中的多个STT磁性存储器元件的顶部电极；以及
选择性地耦合到互补访问电压、所述第一列STT磁性存储器元件中的所选择STT磁性存储器元件的底部电极以及所述第二列STT磁性存储器元件中的所选择STT磁性存储器元件的底部电极。
19.如权利要求18所述的方法，其特征在于，并发地耦合到所述访问电压、所述第一列STT磁性存储器元件中的多个STT磁性存储器的顶部电极以及所述第二列STT磁性存储器元件中的多个STT磁性存储器元件的顶部电极包括：向并发地耦合到所述第一列STT磁性存储器元件中的多个STT磁性存储器元件的顶部电极以及所述第二列STT磁性存储器元件中的多个STT磁性存储器元件的顶部电极的共享位线施加所述访问电压。
20.如权利要求19所述的方法，其特征在于，选择性地耦合到所述互补访问电压、所述第一列STT磁性存储器元件中的所选择STT磁性存储器元件的底部电极以及所述第二列STT磁性存储器元件中的所选择STT磁性存储器元件的底部电极包括：
将所述第一列STT磁性存储器元件中的STT磁性存储器元件的底部电极耦合到第一源线；
将所述第二列STT磁性存储器元件中的STT磁性存储器元件的底部电极耦合到第二源线；以及
在所述第一源线和所述第二源线之中进行选择作为启用的源线，并将所述启用的源线耦合到所述互补访问电压。
21.一种用于个体地访问至少两个毗邻列的STT磁性存储器元件之中的STT磁性存储器元件的装备，包括：
用于并发地耦合到访问电压、所述至少两个毗邻列的STT磁性存储器元件中的第一列以及所述至少两个毗邻列的STT磁性存储器元件中的第二列中的多个STT磁性存储器元件的顶部电极的装置；以及
用于选择性地耦合到互补访问电压、所述至少两个毗邻列的STT磁性存储器元件中的第一列中的所选择STT磁性存储器元件的底部电极以及所述至少两个毗邻列的STT磁性存储器元件列中的第二列中的所选择STT磁性存储器元件的底部电极的装置。
22.如权利要求21所述的用于个体地访问至少两个毗邻列之中的STT磁性存储器元件的装备，其特征在于，所述至少两个毗邻列的STT磁性存储器元件被集成在至少一个半导体管芯中。
23.如权利要求21所述的用于个体地访问至少两个毗邻列之中的STT磁性存储器元件的装备，其特征在于，进一步包括其中集成有所述至少两个毗邻列的STT磁性存储器元件的设备，所述设备选自由以下各项构成的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
24.一种STT磁性存储器，包括：
具有至少R个毗邻列的STT磁性存储器元件的组；
共享位线，其中，所述共享位线耦合到所述具有至少R个毗邻列的STT磁性存储器元件的组；
第一源线，所述第一源线通过第一多个选择性地启用的开关晶体管耦合到所述具有至少R个毗邻列的STT磁性存储器元件的组之中的第一列中的相应第一多个STT磁性存储器元件；以及
第二源线，所述第二源线通过第二多个选择性地启用的开关晶体管耦合到所述具有至少R个毗邻列的STT磁性存储器元件的组之中的第二列中的相应第二多个STT磁性存储器元件。
25.如权利要求24所述的STT磁性存储器，其特征在于，所述共享位线平行于所述至少R个毗邻列的STT磁性存储器元件中的至少两个毗邻列延伸并且至少部分地覆盖所述至少两个毗邻列。
26.如权利要求24所述的STT磁性存储器，其特征在于，所述具有至少R个毗邻列的STT磁性存储器元件的组是具有至少R个毗邻列的STT磁性存储器元件的第一组，并且其中，所述共享位线是第一共享位线，其中，所述STT磁性存储器进一步包括：
具有至少R个毗邻列的STT磁性存储器元件的第二组；
第二共享位线，其中，所述第二共享位线耦合到所述具有至少R个毗邻列的STT磁性存储器元件的第二组；
第三源线，所述第三源线通过第三多个选择性地启用的开关晶体管耦合到所述具有至少R个毗邻列的STT磁性存储器元件的第二组之中的第一列中的相应第三多个STT磁性存储器元件；以及
第四源线，所述第四源线通过第四多个选择性地启用的开关晶体管耦合到所述具有至少R个毗邻列的STT磁性存储器元件的第二组之中的第二列中的相应第二多个STT磁性存储器元件。
27.如权利要求26所述的STT磁性存储器，其特征在于，R为2。
28.如权利要求26所述的STT磁性存储器，其特征在于，R为4。
29.如权利要求24所述的STT磁性存储器，其特征在于，所述具有至少R个毗邻列的STT磁性存储器元件的组、所述共享位线、所述第一源线、以及所述第二源线被集成在至少一个半导体管芯中。
30.如权利要求29所述的STT磁性存储器，其特征在于，进一步包括其中集成有所述具有至少R个毗邻列的STT磁性存储器元件的组、所述共享位线、所述第一源线、以及所述第二源线的设备，所述设备选自由以下各项构成的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109766309A (zh) * 2018-12-29 2019-05-17 北京航空航天大学 自旋存算一体芯片

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113497083B (zh) 2020-04-01 2023-09-22 联华电子股份有限公司 具有共用源极线和位线的磁性存储器装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060284214A1 (en) * 2005-06-17 2006-12-21 Macronix International Co., Ltd. Thin film fuse phase change cell with thermal isolation layer and manufacturing method
US20070247893A1 (en) * 2006-04-21 2007-10-25 International Business Machines Corporation Non-volatile memory architecture employing bipolar programmable resistance storage elements
US20110007549A1 (en) * 2009-07-13 2011-01-13 Seagate Technology Llc Shared bit line and source line resistive sense memory structure
US20130070520A1 (en) * 2011-09-21 2013-03-21 Mourad El Baraji Magnetic Random Access Memory Devices Including Shared Heating Straps

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7092279B1 (en) 2003-03-24 2006-08-15 Sheppard Douglas P Shared bit line memory device and method
US8004881B2 (en) * 2007-12-19 2011-08-23 Qualcomm Incorporated Magnetic tunnel junction device with separate read and write paths
JP2013062336A (ja) 2011-09-13 2013-04-04 Renesas Electronics Corp 半導体装置及び磁気ランダムアクセスメモリ
US20130141992A1 (en) 2011-12-06 2013-06-06 International Business Machines Corporation Volatile memory access via shared bitlines

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060284214A1 (en) * 2005-06-17 2006-12-21 Macronix International Co., Ltd. Thin film fuse phase change cell with thermal isolation layer and manufacturing method
US20070247893A1 (en) * 2006-04-21 2007-10-25 International Business Machines Corporation Non-volatile memory architecture employing bipolar programmable resistance storage elements
US20110007549A1 (en) * 2009-07-13 2011-01-13 Seagate Technology Llc Shared bit line and source line resistive sense memory structure
US20130070520A1 (en) * 2011-09-21 2013-03-21 Mourad El Baraji Magnetic Random Access Memory Devices Including Shared Heating Straps

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109766309A (zh) * 2018-12-29 2019-05-17 北京航空航天大学 自旋存算一体芯片

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