CN106959725A - 一种用于带隙基准源的启动电路 - Google Patents
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Abstract
本发明公开了一种用于带隙基准源的启动电路。本发明中的启动电路包括第一输入端、第二输入端、第三输入端、第四输入端、开关SW1、晶体管M1和晶体管M2。本发明中的待启动的电路为带隙基准核心电路，其包括开关SW2和运算放大器OPA。本发明中的电路启动后，启动部分的PA电位为高电位，使得启动部分在带隙基准核心电路稳定上电后，启动部分的晶体管截止，避免了带隙基准核心电路在稳定上电后启动电路继续消耗功耗，解决了现有技术耗费功耗的技术问题，达到了减少功耗耗费的技术效果。
Description
技术领域
本发明属于电路设计领域，具体涉及一种用于带隙基准源的启动电路。
背景技术
启动电路主要应用于带隙基准源电路。带隙基准源能为数字，模拟，以及数模混合电路提供精确的参考电压和偏置电流，若其发生故障，将会导致整个电路芯片无法正常工作。在带隙基准源电路中存在严重的启动问题，因为其可能存在“简并点”，即电路能够稳定在不正常工作状态，从而无法输出参考电压。由此可见启动电路是带隙基准源的最重要模块，对其的研究自然具有重要的意义。
一种较为传统的启动电路如图1所示，当带隙基准输出电压VBG远小于1.2V时，反相器1判定电路未启动，A点电位变为高电平，晶体管M6打开，B点电位拉低，带隙基准源开始启动，直到电路正常工作，输出电压VBG约等于1.2V，反相器1输出低电平，晶体管M6断开，启动完毕。该启动电路与带隙基准输出点VBG相接，则寄生的电容和电阻会对带隙基准源性能产生不利影响，并且电源电压的大范围变化，会造成启动电路的反相器发生误判，所以该传统启动电路的应用范围受限。基于上述所说的传统启动电路的问题，设计一种原理简单，功耗低，适用范围广的启动电路具有重要意义。
发明内容
本发明提供一种用于带隙基准源的启动电路，以至少解决传统的启动电路寄生影响大，适用范围小的技术问题。
本发明包括：启动电路，所述启动电路包括第一输入端、第二输入端、第三输入端和第四输入端；开关SW1，开关SW1的第一端与第一输入端相连接，开关SW1的第二端与晶体管M2的源级相连接；晶体管M1，晶体管M1的栅极与所述第四输入端相连接，晶体管M1的源端与所述第一输入端相连接，所述第一输入端接高电平；晶体管M2，晶体管M2的栅极与晶体管M1的漏极相连接，晶体管M2的漏极与所述第二输入端相连接；晶体管M3，晶体管M3的源级与晶体管M1的漏极相连接并且与晶体管M2的栅极相连接，晶体管M3的栅极与晶体管M3的漏极相连接并且与晶体管M4的源级相连接；晶体管M4，晶体管M4的栅极与晶体管M4的漏极相连接并且与晶体管M5的源级相连接；晶体管M5，晶体管M5的栅极与晶体管M5的漏极并且与晶体管M6的源级相连接；晶体管M6，晶体管M6的栅极与晶体管M6的漏极相连接并且与晶体管M7的源级相连接；晶体管M7，晶体管M7的栅极与晶体管M7的漏极相连接并且与所述第三输入端相连接，所述第三输入端接低电平。
进一步地，所述待启动的电路为带隙基准核心电路。
进一步地，所述带隙基准核心电路包括：开关SW2，开关SW2一端连接所述高电平，另一端连接晶体管M8，M9，M10的栅极，并且连接运算放大器OPA的输出端，同时连接所述的第四输入端；所述晶体管M8，所述晶体管M8的源端与所述第一输入端相连接，所述晶体管M8的栅极与所述第四输入端相连接并且与所述晶体管M9，M10的栅极相连接，所述晶体管M8的漏极与所述第二输入端相连接，并且与所述运算放大器OPA的负极输入端相连接，同时与三极管Q1的射级相连接；所述晶体管M9，所述晶体管M9的源端与所述第一输入端相连接，所述晶体管M9的栅极与所述第四输入端相连接并且与所述晶体管M8，M10的栅极相连接，所述晶体管M9的漏极与所述运算放大器OPA的正极输入端相连接，同时与电阻R1的一端相连接；所述晶体管M10，所述晶体管M10的源端与所述第一输入端相连接，所述晶体管M10的栅极与所述第四输入端相连接并且与所述晶体管M8，M9的栅极相连接，所述晶体管M10的漏极与电阻R1的一端相连接；所述运算放大器OPA，所述运算放大器OPA的输出端与所述开关SW2的一端相连接，并且与所述晶体管M8，M9，M10的栅极相连接，同时与所述第四输入端相连接，所述运算放大器OPA的负极输入端与所述晶体管M8的漏极相连接，并且与所述第二输入端相连接，同时与所述晶体管Q1相连接，所述运算放大器OPA的正极输入端与所述晶体管M9的漏极相连接，并且与所述电阻R1相连接；所述三极管Q1，所述三极管Q1的射级与所述运算放大器OPA的负极输入端相连接，并且与所述晶体管M8的漏端相连接，所述三极管Q1的基级与所述三极管Q1的集电极极相连接，并且与所述第三输入点相连接，所述第三输入管连接低电平；所述电阻R1，所述电阻R1的一端与所述运算放大器OPA的正极输入端相连接，并且与所述晶体管M9的漏极相连接，所述电阻R1的另一端与所述三极管Q2的射级相连接；所述三极管Q2，所述三极管Q2的射级与所述电阻R1的另一端相连接，所述三极管Q2的基级与所述三极管Q2的集电极极相连接，并且与所述第三输入点相连接，所述第三输入管连接低电平；所述电阻R2，所述电阻R2的一端与所述晶体管M10的漏极相连接，所述电阻R2的另一端与三极管Q3的射级相连接；所述三极管Q3，所述三极管Q3的基级与所述三极管Q3的集电极相连接，并且与所述第三输入端相连接，所述第三输入端接低电平。
本发明还提供一种启动电路的启动方法，包括：在断电时，控制开关SW1断开并且开关SW2闭合导通，启动电路不工作；在上电时，控制所述开关SW1闭合导通并且开关SW2断开，启动电路开始工作。
在本发明中，采用包括待启动电路，待启动电路包括第一输入端、第二输入端、第三输入端和第四输入端；开关SW1，开关SW1的第一端与第一输入端相连接，开关SW1的第二端与晶体管M2的源级相连接；晶体管M1，晶体管M1的栅极与所述第四输入端相连接，晶体管M1的源端与所述第一输入端相连接，所述第一输入端接高电平；晶体管M2，晶体管M2的栅极与晶体管M1的漏极相连接，晶体管M2的漏极与所述第二输入端相连接；晶体管M3，晶体管M3的源级与晶体管M1的漏极相连接并且与晶体管M2的栅极相连接，晶体管M3的栅极与晶体管M3的漏极相连接并且与晶体管M4的源级相连接；晶体管M4，晶体管M4的栅极与晶体管M4的漏极相连接并且与晶体管M5的源级相连接；晶体管M5，晶体管M5的栅极与晶体管M5的漏极并且与晶体管M6的源级相连接；晶体管M6，晶体管M6的栅极与晶体管M6的漏极相连接并且与晶体管M7的源级相连接；晶体管M7，晶体管M7的栅极与晶体管M7的漏极相连接并且与所述第三输入端相连接，所述第三输入端接低电平；
本发明中的电路启动后，启动部分的PA电位为高电位，使得启动部分在带隙基准核心电路稳定上电后，启动部分的晶体管截止，避免了带隙基准核心电路在稳定上电后启动电路继续消耗功耗，解决了现有技术耗费功耗的技术问题，达到了减少功耗耗费的技术效果。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是一种具有传统启动电路的带隙基准源原理图；
图2根据本发明的一种带隙基准核心电路在断电时的示意图；
图3根据本发明的一种带隙基准核心电路在上电时的示意图。
具体实施方式
以下结合实施例和附图对本发明进一步说明，但本发明决非仅限于所介绍的实施例。
本实施例中的启动电路所应用的带隙基准核心电路可以是图2和图3的带隙基准核心电路。如图2和图3所示，开关SW1，开关SW1的第一端与第一输入端相连接，开关SW1的第二端与晶体管M2的源级相连接；晶体管M1，晶体管M1的栅极与所述第四输入端相连接，晶体管M1的源端与所述第一输入端相连接，所述第一输入端接高电平；晶体管M2，晶体管M2的栅极与晶体管M1的漏极相连接，晶体管M2的漏极与所述第二输入端相连接；晶体管M3，晶体管M3的源级与晶体管M1的漏极相连接并且与晶体管M2的栅极相连接，晶体管M3的栅极与晶体管M3的漏极相连接并且与晶体管M4的源级相连接；晶体管M4，晶体管M4的栅极与晶体管M4的漏极相连接并且与晶体管M5的源级相连接；晶体管M5，晶体管M5的栅极与晶体管M5的漏极并且与晶体管M6的源级相连接；晶体管M6，晶体管M6的栅极与晶体管M6的漏极相连接并且与晶体管M7的源级相连接；晶体管M7，晶体管M7的栅极与晶体管M7的漏极相连接并且与所述第三输入端相连接，所述第三输入端接低电平。
以下进一步说明图2和图3中的带隙基准核心电路的结构。如图所示，带隙基准核心电路包括：开关SW2，开关SW2一端连接高电平，另一端连接晶体管M8，M9，M10的栅极，并且连接运算放大器OPA的输出端，同时连接第四输入端；晶体管M8，晶体管M8的源端与第一输入端相连接，晶体管M8的栅极与第四输入端相连接并且与晶体管M9，M10的栅极相连接，晶体管M8的漏极与第二输入端相连接，并且与运算放大器OPA的负极输入端相连接，同时与三极管Q1的射级相连接；晶体管M9，晶体管M9的源端与第一输入端相连接，晶体管M9的栅极与第四输入端相连接并且与晶体管M8，M10的栅极相连接，晶体管M9的漏极与运算放大器OPA的正极输入端相连接，同时与电阻R1的一端相连接；晶体管M10，晶体管M10的源端与第一输入端相连接，晶体管M10的栅极与第四输入端相连接并且与晶体管M8，M9的栅极相连接，晶体管M10的漏极与电阻R1的一端相连接；运算放大器OPA，运算放大器OPA的输出端与开关SW2的一端相连接，并且与晶体管M8，M9，M10的栅极相连接，同时与第四输入端相连接，运算放大器OPA的负极输入端与晶体管M8的漏极相连接，并且与第二输入端相连接，同时与晶体管Q1相连接，运算放大器OPA的正极输入端与晶体管M9的漏极相连接，并且与电阻R1相连接；三极管Q1，三极管Q1的射级与运算放大器OPA的负极输入端相连接，并且与晶体管M8的漏端相连接，三极管Q1的基级与所述三极管Q1的集电极极相连接，并且与所述第三输入点相连接，所述第三输入管连接低电平；所述电阻R1，电阻R1的一端与运算放大器OPA的正极输入端相连接，并且与所述晶体管M9的漏极相连接，所述电阻R1的另一端与所述三极管Q2的射级相连接；三极管Q2，三极管Q2的射级与电阻R1的另一端相连接，三极管Q2的基级与三极管Q2的集电极极相连接，并且与第三输入点相连接，第三输入管连接低电平；电阻R2，电阻R2的一端与晶体管M10的漏极相连接，电阻R2的另一端与三极管Q3的射级相连接；所述三极管Q3，三极管Q3的基级与三极管Q3的集电极相连接，并且与第三输入端相连接，第三输入端接低电平；
下面将对启动电路的工作原理进行说明：
如图2所示，当电源断电时，控制开关SW1断开，控制开关SW2闭合，此时带隙基准核心电路中的晶体管M8，M9，M10以及启动电路的晶体管M1的栅极处于高电平，晶体管M2的源级断开，晶体管M1，M2，M8，M9，M10处于截止状态，进而带隙基准核心电路不工作，也就不消耗任何功耗。
如图3所示，当电源上电时，控制开关SW1闭合，控制开关SW2断开，一开始PA点处于低电平，晶体管M2导通，向PB点注入电流，产生正反馈扰动。然后带隙基准电路处于正常工作状态，晶体管M1，M8，M9，M10导通，接着PA点电位被拉高，晶体管M2被关断，不对带隙基准核心电路产生影响。晶体管M3，M4，M5，M6，M7是宽长比远小于一的二极管连接器件，其等效成阻抗无穷大的电阻，所以由晶体管M1，M3，M4，M5，M6，M7所在的支路不耗费功耗。整个启动电路不会耗费功耗，也不会对带隙基准输出电压产生寄生影响，并且不会受电源电压大范围变化的限制，适用范围广。
本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。
Claims (1)
1.一种用于带隙基准源的启动电路，启动电路，其特征在于：所述启动电路包括第一输入端、第二输入端、第三输入端和第四输入端；开关SW1，开关SW1的第一端与第一输入端相连接，开关SW1的第二端与晶体管M2的源级相连接；晶体管M1，晶体管M1的栅极与所述第四输入端相连接，晶体管M1的源端与所述第一输入端相连接，所述第一输入端接高电平；晶体管M2，晶体管M2的栅极与晶体管M1的漏极相连接，晶体管M2的漏极与所述第二输入端相连接；晶体管M3，晶体管M3的源级与晶体管M1的漏极相连接并且与晶体管M2的栅极相连接，晶体管M3的栅极与晶体管M3的漏极相连接并且与晶体管M4的源级相连接；晶体管M4，晶体管M4的栅极与晶体管M4的漏极相连接并且与晶体管M5的源级相连接；晶体管M5，晶体管M5的栅极与晶体管M5的漏极并且与晶体管M6的源级相连接；晶体管M6，晶体管M6的栅极与晶体管M6的漏极相连接并且与晶体管M7的源级相连接；晶体管M7，晶体管M7的栅极与晶体管M7的漏极相连接并且与所述第三输入端相连接，所述第三输入端接低电平；
还包括待启动的电路，其为带隙基准核心电路；所述的带隙基准核心电路包括：开关SW2，开关SW2一端连接所述高电平，另一端连接晶体管M8，M9，M10的栅极，并且连接运算放大器OPA的输出端，同时连接所述的第四输入端；所述晶体管M8，所述晶体管M8的源端与所述第一输入端相连接，所述晶体管M8的栅极与所述第四输入端相连接并且与所述晶体管M9，M10的栅极相连接，所述晶体管M8的漏极与所述第二输入端相连接，并且与所述运算放大器OPA的负极输入端相连接，同时与三极管Q1的射级相连接；所述晶体管M9，所述晶体管M9的源端与所述第一输入端相连接，所述晶体管M9的栅极与所述第四输入端相连接并且与所述晶体管M8，M10的栅极相连接，所述晶体管M9的漏极与所述运算放大器OPA的正极输入端相连接，同时与电阻R1的一端相连接；所述晶体管M10，所述晶体管M10的源端与所述第一输入端相连接，所述晶体管M10的栅极与所述第四输入端相连接并且与所述晶体管M8，M9的栅极相连接，所述晶体管M10的漏极与电阻R1的一端相连接；所述运算放大器OPA，所述运算放大器OPA的输出端与所述开关SW2的一端相连接，并且与所述晶体管M8，M9，M10的栅极相连接，同时与所述第四输入端相连接，所述运算放大器OPA的负极输入端与所述晶体管M8的漏极相连接，并且与所述第二输入端相连接，同时与所述晶体管Q1相连接，所述运算放大器OPA的正极输入端与所述晶体管M9的漏极相连接，并且与所述电阻R1相连接；所述三极管Q1，所述三极管Q1的射级与所述运算放大器OPA的负极输入端相连接，并且与所述晶体管M8的漏端相连接，所述三极管Q1的基级与所述三极管Q1的集电极极相连接，并且与所述第三输入点相连接，所述第三输入管连接低电平；所述电阻R1，所述电阻R1的一端与所述运算放大器OPA的正极输入端相连接，并且与所述晶体管M9的漏极相连接，所述电阻R1的另一端与所述三极管Q2的射级相连接；所述三极管Q2，所述三极管Q2的射级与所述电阻R1的另一端相连接，所述三极管Q2的基级与所述三极管Q2的集电极极相连接，并且与所述第三输入点相连接，所述第三输入管连接低电平；所述电阻R2，所述电阻R2的一端与所述晶体管M10的漏极相连接，所述电阻R2的另一端与三极管Q3的射级相连接；所述三极管Q3，所述三极管Q3的基级与所述三极管Q3的集电极相连接，并且与所述第三输入端相连接，所述第三输入端接低电平。
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| CB03 | Change of inventor or designer information |
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| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20170718 |