CN106935271B - 三维架构非依电性存储器的控制器装置与操作方法 - Google Patents
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Abstract
本申请公开三维架构非依电性存储器的控制器装置与操作方法。所述控制器装置包括错误检查和纠正电路以及控制器。控制器耦接至三维架构非依电性存储器与错误检查和纠正电路。控制器可以依照物理地址存取三维架构非依电性存储器的目标字线。控制器将三维架构非依电性存储器的多个字线分群为多个字线群，其中不同字线群具有不同的码字结构。控制器依据目标字线所属字线群的码字结构来控制错误检查和纠正电路，而错误检查和纠正电路依据控制器的控制而产生码字用以存放于目标字线，或依据控制器的控制而检查来自目标字线的码字。
Description
技术领域
本发明涉及一种非依电性存储器，且特别涉及一种三维架构非依电性存储器的控制器装置与操作方法。
背景技术
与非式(NAND)快闪存储器(FLASH memory)技术已进展至三维架构(3-dimensional architecture)。图1绘示了三维架构快闪存储器100的立体示意图。如图1所示，位线(bitline)110、上选择器(upper selector)120、字线(wordline)130与下选择器(lower selector)140堆迭于基板(substrate)150上。在三维架构快闪存储器100中，多个字线130堆迭于上选择器120与下选择器140之间，其中字线130的层数是依照设计需求决定的。多个沟道(channel，又称之为“通道”)160贯穿于上选择器120、字线130与下选择器140，如图1所示。
图2绘示了图1所示三维架构快闪存储器100的俯视示意图。图3绘示了图1与图2所示沟道160的等效电路示意图。图3所示三维架构快闪存储器100具有5层字线130，分别标示为130_1、130_2、130_3、130_4与130_5。
图3所示沟道160具有上开关161与下开关163。上开关161的第一端耦接至对应的位线110。上开关161的控制端受控于上选择器120的控制信号DSG。下开关163的第一端耦接至基板150的源线(source line)170。下开关163的控制端受控于下选择器140的控制信号SSG。图3所示沟道160还具有5个浮栅晶体管162_1、162_2、162_3、162_4与162_5，其栅极分别受控于字线130_1、130_2、130_3、130_4与130_5。浮栅晶体管162_1、162_2、162_3、162_4与162_5串接于上开关161的第二端与下开关163的第二端之间，如图3所示。
三维架构快闪存储器解决了已知二维架构的快闪存储器的一些问题，却也产生了另一些问题。一些共同的问题包括数据保持特性(data retention)、读取干扰(readdisturb)或编程干扰(program disturb)等，其将导致记忆胞(cell)电压分布的变化，进而导致可靠性降低。二维架构的快闪存储器与三维架构的快闪存储器具有不同的特性，这对NAND快闪存储器的耐用性有不同的影响。主要的区别是三维架构的NAND快闪存储器具有较大的“字线对字线的变异”(wordline-to-wordline variation)。不同层的字线之间的错误位的分布是不均匀的。
图4是说明图1至图3所示三维架构快闪存储器100的数据电压的分布示意图。在此假设浮栅晶体管162_1、162_2、162_3、162_4与162_5的结构为多层记忆胞(Multi-LevelCell，MLC)。图4所示横轴表示电压，纵轴表示分布量。多层记忆胞快闪存储器的读取电压(或称阈值电压)包含上页读取电压VtU1、上页读取电压VtU2与下页读取电压VtL。以字线130_1为例(其余字线130_2、130_3、130_4与130_5可以参照字线130_1的说明而类推)，图4绘示了四条常态分布(normal distribution)曲线401、402、403与404。常态分布曲线401表示，在与字线130_1相连接的记忆胞(浮栅晶体管)中，具有上页数据为“1”且下页数据为“1”的记忆胞的数据电压分布。常态分布曲线402表示，在与字线130_1相连接的记忆胞(浮栅晶体管)中，具有上页数据为“0”且下页数据为“1”的记忆胞的数据电压分布。常态分布曲线403表示，在与字线130_1相连接的记忆胞(浮栅晶体管)中，具有上页数据为“0”且下页数据为“0”的记忆胞的数据电压分布。常态分布曲线404表示，在与字线130_1相连接的记忆胞(浮栅晶体管)中，具有上页数据为“1”且下页数据为“0”的记忆胞的数据电压分布。
请参照图4，当某一记忆胞的数据电压小于读取电压VtL时，此记忆胞的下页数据可以被判定为“1”。当此记忆胞的数据电压大于读取电压VtL时，此记忆胞的下页数据可以被判定为“0”。当此记忆胞的数据电压小于读取电压VtU1与VtU2时，或是当此记忆胞的数据电压大于读取电压VtU1与VtU2时，此记忆胞的上页数据可以被判定为“1”。当此记忆胞的数据电压在读取电压VtU1与VtU2之间时，此记忆胞的上页数据可以被判定为“0”。因此，依照这些读取电压VtU1、VtU2与VtL，记忆胞的数据电压可以被转换为对应数据。
由于数据保持特性、读取干扰或编程干扰等因素，记忆胞电压分布的变化，进而导致可靠性降低。对于不同层的字线，其电压分布的变化亦有不同。记忆胞所输出的数据电压若偏移至较低(或较高)的电压，亦即造成常态分布曲线的偏移。例如，图4所示字线130_2的常态分布曲线往右偏移的程度大于字线130_1的常态分布曲线往右偏移的程度，字线130_3的常态分布曲线往右偏移的程度大于字线130_2的常态分布曲线往右偏移的程度。数据电压的偏移可能在经读取/转换后的对应数据中造成更多的错误位。
已知NAND快闪存储器控制器采用的错误检查和纠正(Error Checking andCorrecting，以下称ECC)方案，如BCH(Bose-Chaudhuri-Hocquengh)码算法或是低密度同位检查(Low Density Parity Check，LDPC)码算法。已知控制器是使用具有固定的校验位(parity-bit)长度来纠正带有错误位的数据。对于二维架构的快闪存储器而言因为其电压分布均匀，已知的ECC方案运作良好。然而，已知的ECC方案不能有效地运行于三维架构的NAND快闪存储器，因为在不同字线之间错误位不是均匀地分布。如果在三维架构的NAND快闪存储器中使用相同的ECC方案(相同的校验位长度)来对待每一个字线，那么对于数据电压的偏移幅度较小的字线而言，所配置的校验位长度将形成过度配置，从而降低了存储设备的效能。
发明内容
本发明提供一种三维架构非依电性存储器的控制器装置与操作方法，其可以改善校验位长度过度配置的情形。
本发明的实施例提供一种三维架构非依电性存储器的控制器装置。所述控制器装置包括错误检查和纠正电路以及控制器。控制器耦接至三维架构非依电性存储器与错误检查和纠正电路。控制器可以依照物理地址存取三维架构非依电性存储器的目标字线。控制器将三维架构非依电性存储器的多个字线分群为多个字线群，其中不同字线群具有不同的码字结构。控制器依据目标字线所属字线群的码字结构来控制错误检查和纠正电路，而错误检查和纠正电路依据控制器的控制而产生码字用以存放于目标字线，或依据控制器的控制而检查来自目标字线的码字。
本发明的实施例提供一种三维架构非依电性存储器的操作方法。此操作方法包括：由控制器将三维架构非依电性存储器的多个字线分群为多个字线群，其中不同字线群具有不同的码字结构；由控制器依照物理地址存取三维架构非依电性存储器的目标字线，其中该控制器依据目标字线所属字线群的码字结构来控制错误检查和纠正电路，该错误检查和纠正电路依据控制器的控制而产生码字用以存放于该目标字线，或依据控制器的控制而检查来自目标字线的码字。
基于上述，本发明诸实施例所述三维架构非依电性存储器的控制器装置与操作方法，其可以分别将具有不同的校验位长度的码字结构适应性地配置给三维架构非依电性存储器的不同字线群，而控制器装置可以依据目标字线所属字线群的码字结构来存取目标字线。因此，所述三维架构非依电性存储器的控制器装置可以改善校验位长度过度配置的情形。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1绘示了三维架构快闪存储器的立体示意图。
图2绘示了图1所示三维架构快闪存储器的俯视示意图。
图3绘示了图1与图2所示沟道的等效电路示意图。
图4是说明图1至图3所示三维架构快闪存储器的数据电压的分布示意图。
图5是依照本发明一实施例所绘示一种非依电性存储器装置的电路方块示意图。
图6是依照本发明一实施例说明三维架构非依电性存储器520的操作方法的流程示意图。
图7是依照本发明一实施例说明码字结构的示意图。
图8是依照本发明另一实施例说明码字结构的示意图。
图9是依照本发明又一实施例说明码字结构的示意图。
图10是依照本发明更一实施例说明码字结构的示意图。
图11是依照本发明一实施例说明多个字线静态分群为多个字线群的示意图。
图12是依照本发明另一实施例说明多个字线静态分群为多个字线群的示意图。
图13是依照本发明再一实施例说明多个字线动态分群为多个字线群的示意图。
【符号说明】
10：主机
100：三维架构快闪存储器
110：位线
120：上选择器
130、130_1、130_2、130_3、130_4、130_5、WL_1、WL_2、WL_3、WL_4、WL_5、WL_a、WL_b、WL_c、WL_d、WL_N-1、WL_N：字线
140：下选择器
150：基板
160：沟道
161：上开关
162_1、162_2、162_3、162_4、162_5：浮栅晶体管
163：下开关
170：源线
401、402、403、404：常态分布曲线
500：非依电性存储器装置
510：控制器装置
511：查找表
512：控制器
513：错误检查和纠正电路
520：三维架构非依电性存储器
B1、B2、B3、Bk：实体块
DSG、SSG：控制信号
LCW1、LCW2：码字长度
LDB1、LDB2：数据位长度
LPB1、LPB2：校验位长度
S610、S620：步骤
VtL：下页读取电压
VtU1：上页读取电压
VtU2：上页读取电压
Zone1、Zone2、Zone3、Zone4、ZoneA、ZoneB、ZoneC：字线群
具体实施方式
在本申请说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。
图5是依照本发明一实施例所绘示一种非依电性存储器装置500的电路方块示意图。依照设计需求，非依电性存储器装置500可以是随身碟、固态硬盘(solid state disc，SSD)或是其他存储装置。非依电性存储器装置500可以耦接至主机(host)10。此主机10可以是计算机、手持式电话、多媒体播放器、相机或是其他电子装置。当主机10发出一个读取命令(read command)给非依电性存储器装置500时，非依电性存储器装置500可以依据此读取命令的定址来回传对应数据给主机10。
在图5所示实施例中，非依电性存储器装置500包括控制器装置510与三维架构非依电性存储器520。依照设计需求，三维架构非依电性存储器520可以是与非快闪存储器(NAND flash memory)或是其他非易失性存储电路/元件。在一些实施例中，三维架构非依电性存储器520可以是图1至图3所述三维架构快闪存储器100。控制器装置510耦接至三维架构非依电性存储器520。当主机10发出一个读取命令时，控制器装置510依据该读取命令来定址三维架构非依电性存储器520，以便从三维架构非依电性存储器520中读取一笔对应数据，然后将此对应数据回传给主机10。
在图5所示实施例中，控制器装置510包括查找表511、控制器512与错误检查和纠正(ECC)电路513。查找表511耦接至控制器512。查找表511可以记录三维架构非依电性存储器520的多个字线、多个字线群与多个码字结构的对应关系。查找表511的实现方式可以依照设计需求来决定。举例来说，在一些实施例中，查找表511可被存储于三维架构非依电性存储器520中。在另一些实施例中，查找表511可被存储至独立的另一个非易失性存储器(未绘示)中。在又一实施例中，芯片制造商可将查找表511以固件形式预先建置/存放于控制器512中。在更一实施例中，查找表511可被存储至一个易失性存储器(未绘示)中。控制器512耦接至三维架构非依电性存储器520与错误检查和纠正电路513。控制器512可以将主机10的存取命令的逻辑地址转换为物理地址。控制器512可以依照物理地址存取三维架构非依电性存储器520的目标字线。
图6是依照本发明一实施例说明三维架构非依电性存储器520的操作方法的流程示意图。请参照图5与图6，在步骤S610中，控制器512可以依照上述查找表511将三维架构非依电性存储器520的多个字线分群为多个字线群，其中不同字线群的码字(codeword)结构具有不同的校验位(parity-bit)长度。在步骤S620中，控制器512依照物理地址存取三维架构非依电性存储器520的目标字线。其中，控制器512依据查找表找出该目标字线所属字线群的码字结构来控制错误检查和纠正电路513，而错误检查和纠正电路513依据控制器512的控制而产生码字用以存放于该目标字线，或依据控制器512的控制而检查来自该目标字线的码字。也就是说，控制器512可以依据查找表分别配置具有不同的校验位长度的码字结构给三维架构非依电性存储器520的不同字线群，而控制器装置510可以依据目标字线所属字线群的码字结构来存取目标字线。因为数据电压的偏移幅度较小的字线可以适应性地配置具有较小校验位长度的码字结构，而数据电压的偏移幅度较大的字线可以适应性地配置具有较大校验位长度的码字结构，因此所述三维架构非依电性存储器520的控制器装置510可以改善校验位长度过度配置的情形。一般来说，靠近沟道160供电源(未绘示)的字线其数据电压的偏移较小，远离沟道160供电源(未绘示)的字线其数据电压的偏移较大。因此在另一实施例中，控制器512对靠近沟道160供电源(未绘示)的字线配置较小校验位长度的码字结构，而对远离沟道160供电源(未绘示)的字线配置较大校验位长度的码字结构。
图7是依照本发明一实施例说明码字结构的示意图。在图7所示实施例中，三维架构非依电性存储器520的字线WL_a、…、WL_b被分群为字线群Zone1，而三维架构非依电性存储器520的字线WL_c、…、WL_d被分群为字线群Zone2，其中a、b、c与d为整数。a、b、c与d可以依照设计需求来决定。不同字线群的码字结构具有相同的码字长度，且不同字线群的码字结构具有不同的校验位长度。在图7所示实施例中，字线群Zone1的码字结构的码字长度LCW1相同于字线群Zone2的码字结构的码字长度LCW2，且字线群Zone1的码字结构的校验位长度LPB1不同于字线群Zone2的码字结构的校验位长度LPB2。
图8是依照本发明另一实施例说明码字结构的示意图。在图8所示实施例中，三维架构非依电性存储器520的字线WL_a、…、WL_b被分群为字线群Zone1，而三维架构非依电性存储器520的字线WL_c、…、WL_d被分群为字线群Zone2。不同字线群的码字结构具有相同的数据位长度，且不同字线群的码字结构具有不同的校验位长度。在图8所示实施例中，字线群Zone1的码字结构的数据位长度LDB1相同于字线群Zone2的码字结构的数据位长度LDB2，且字线群Zone1的码字结构的校验位长度LPB1不同于字线群Zone2的码字结构的校验位长度LPB2。
图9是依照本发明又一实施例说明码字结构的示意图。在图9所示实施例中，三维架构非依电性存储器520的字线WL_a、…、WL_b被分群为字线群Zone1，而三维架构非依电性存储器520的字线WL_c、…、WL_d被分群为字线群Zone2。不同字线群的码字结构具有不同的码字长度，不同字线群的码字结构具有不同的数据位长度，且不同字线群的码字结构具有不同的校验位长度。在图9所示实施例中，字线群Zone1的码字结构的码字长度LCW1不同于字线群Zone2的码字结构的码字长度LCW2，字线群Zone1的码字结构的数据位长度LDB1不同于字线群Zone2的码字结构的数据位长度LDB2，且字线群Zone1的码字结构的校验位长度LPB1不同于字线群Zone2的码字结构的校验位长度LPB2。详而言之，在图9所示实施例中，字线群Zone1的码字结构可以使用较小数据位长度LDB1以及较大的校验位长度LPB1，因此字线群Zone1所包含的字线可以是读取情况较差的字线(错误位很多的字线)。字线群Zone2的码字结构可以使用较大数据位长度LDB2(LDB2大于LDB1)以及较小的校验位长度LPB2(LPB2小于LPB1)，因此字线群Zone2所包含的字线可以是读取情况良好的字线(错误位很少的字线)。
纠错(error correction)涉及校验位长度与数据位长度的比例。较高比例表示更好的纠错能力。因此，对于读取情况良好的字线群，其码字结构可以只需要较低的纠错能力，即校验位长度与数据位长度的比例较低。比例较低，这也意味着用更少的校验位来保护更多的数据位。对于坏的字线群(错误位很多的字线)，其码字结构需要较高比例以实现更好的纠错。比例较高，这也意味着用更多的校验位来保护较少的数据位。
图10是依照本发明更一实施例说明码字结构的示意图。在图10所示实施例中，三维架构非依电性存储器520的字线WL_a、…、WL_b被分群为字线群Zone1，而三维架构非依电性存储器520的字线WL_c、…、WL_d被分群为字线群Zone2。不同字线群的码字结构具有不同的码字长度，且不同字线群的码字结构具有不同的数据位长度。不同字线群的码字结构具有相同的校验位长度。在图10所示实施例中，字线群Zone1的码字结构的码字长度LCW1不同于字线群Zone2的码字结构的码字长度LCW2，且字线群Zone1的码字结构的数据位长度LDB1不同于字线群Zone2的码字结构的数据位长度LDB2。字线群Zone1的码字结构的校验位长度LPB1相同于字线群Zone2的码字结构的校验位长度LPB2。详而言之，在图10所示实施例中，在校验位长度相同的前提下，字线群Zone1的码字结构可以使用较小数据位长度LDB1，以便获得较佳的纠错能力。所以，字线群Zone1的码字结构不会浪费/增加校验空间(parityspace)。因此，字线群Zone1所包含的字线可以是读取情况较差的字线(错误位很多的字线)。字线群Zone2的码字结构可以使用较大数据位长度LDB2(LDB2大于LDB1)。因此，在字线群Zone1、Zone2的校验位长度相同的前提下，字线群Zone2所包含的字线可以是读取情况良好的字线(错误位很少的字线)。字线群Zone2的码字结构可以用相同的校验位长度却具有更多的数据位。与字线群Zone1的码字结构相比，字线群Zone2的码字结构具有较小的纠错能力。
在一些实施例中，图6所述步骤S610可以包括下述操作。在查找表511中可以依照所述多个字线在三维架构非依电性存储器520中的层数来将所述多个字线静态分群为所述多个字线群，其中，所述多个字线群各自具有不相同的校验位长度。在一实施例中，在三维架构非依电性存储器520中较低层的字线群的校验位长度大于在三维架构非依电性存储器520中较高层的字线群的校验位长度。在另一实施例中，在三维架构非依电性存储器520中较低层的字线群的校验位长度小于在三维架构非依电性存储器520中较高层的字线群的校验位长度。
一般来说，靠近沟道160的供电源(未绘示)的字线，其数据电压的偏移较小；远离沟道160的供电源(未绘示)的字线，其数据电压的偏移较大。因此在又一实施例中，控制器512可以依照这些字线130距离“供电源”(未绘示)的远近来将这些字线130静态分群为所述多个字线群。在三维架构非依电性存储器520中靠近沟道160供电源(未绘示)的字线群的校验位长度小于在三维架构非依电性存储器520中远离沟道160供电源(未绘示)的字线群的校验位长度。也就是说，控制器512可以对靠近沟道160供电源(未绘示)的字线群配置较小校验位长度的码字结构，而对这些字线群中远离沟道160供电源(未绘示)的字线群配置较大校验位长度的码字结构。
例如，图11是依照本发明一实施例说明多个字线静态分群为多个字线群的示意图。图11绘示了三维架构非依电性存储器520具有实体块(Physical block)B1、B2、B3、…、Bk以及字线WL_1、WL_2、WL_3、WL_4、WL_5、…、WL_N-1、WL_N，其中N为整数。N可以依照设计需求来决定。相同字线跨越多个实体块，如图11所示。在图11所示实施例中，控制器512根据查找表511可以依照字线WL_1～WL_N在三维架构非依电性存储器520中的层数来将所述字线WL_1～WL_N静态分群为多个字线群。例如，三维架构非依电性存储器520的字线WL_1、WL_2、WL_3被分群为字线群Zone1，而三维架构非依电性存储器520的字线WL_4、WL_5被分群为字线群Zone2。其中，在三维架构非依电性存储器520中较低层的字线群Zone1的校验位长度大于在三维架构非依电性存储器520中较高层的字线群Zone2的校验位长度。图11所示其他字线群可以参照字线群Zone1与字线群Zone2的相关说明而类推，故不再赘述。在静态分群的一实施例中，每一字线群中的字线数量可为相同，也可不同。在静态分群的一实施例中，每一字线群中的字线皆为彼此相邻的字线。
图12是依照本发明另一实施例说明多个字线静态分群为多个字线群的示意图。图12所示实施例可以参照图11的相关说明而类推，故不再赘述。不同于图11所示实施例之处在于，图12所示实施例除了依照字线WL_1～WL_N在三维架构非依电性存储器520中的层数来分群之外，还依照实体块分群。例如，三维架构非依电性存储器520的字线WL_1、WL_2、WL_3在实体块B1内的部分字线被分群为字线群Zone3，而三维架构非依电性存储器520的字线WL_1、WL_2、WL_3在实体块B2内的部分字线被分群为字线群Zone4。图12所示其他字线群可以参照字线群Zone3与字线群Zone4的相关说明而类推，故不再赘述。
在另一些实施例中，所述步骤S610可以包括下述操作。控制器512可以依照所述多个字线的错误位计数量(error bit count)来将所述多个字线动态分群为所述多个字线群。其中，具有较多错误位计数量的字线群的校验位长度大于具有较少错误位计数量的字线群的校验位长度。例如，图13是依照本发明再一实施例说明多个字线动态分群为多个字线群的示意图。图13绘示了三维架构非依电性存储器520具有实体块(Physical block)B1、B2、…、Bk以及字线WL_1、WL_2、WL_3、WL_4、WL_5、…、WL_N-1、WL_N，其中N为整数。N可以依照设计需求来决定。相同字线跨越多个实体块，如图13所示。在图13所示实施例中，控制器512可以依照字线WL_1～WL_N的错误位计数量来将这些字线WL_1～WL_N动态分群为多个字线群。例如，假设字线WL_1、WL_2、WL_3、WL_4与其他部分字线的错误位计数量落于第一范围，则控制器512可以将错误位计数量落于第一范围的字线(例如WL_1、WL_2、WL_3、WL_4)动态分群为字线群ZoneA。假设字线WL_5与其他部分字线的错误位计数量落于第二范围，则控制器512可以将错误位计数量落于第二范围的字线(例如WL_5)动态分群为字线群ZoneB。以此类推，控制器512可以将错误位计数量落于第三范围的字线(例如WL_N-1、WL_N)动态分群为字线群ZoneC。其中，具有较多错误位计数量的字线群ZoneB的校验位长度大于具有较少错误位计数量的字线群ZoneA的校验位长度，而具有较多错误位计数量的字线群ZoneC的校验位长度大于具有较少错误位计数量的字线群ZoneB的校验位长度，然而以上仅为一示例。控制器512可以在非依电性存储器装置500的背景运作中进行所述多个字线的动态分群并更新查找表511，使得错误检查和纠正电路513得以根据每一字线群以对应的字线校验位来校验字线数据位。在动态分群的一实施例中，每一字线群中的字线数量可为相同，也可不同。在动态分群的一实施例中，每一字线群中的字线为分离(separate)的字线。
值得注意的是，在不同的应用情境中，控制器装置510、查找表511、控制器512和/或错误检查和纠正电路513的相关功能可以利用一般的编程语言(programminglanguages，例如C或C++)、硬件描述语言(hardware description languages，例如VerilogHDL或VHDL)或其他合适的编程语言来实现为软件、固件或硬件。可执行所述相关功能的软件(或固件)可以被布置为任何已知的计算机可存取介质(computer-accessible medias)，例如磁带(magnetic tapes)、半导体(semiconductors)存储器、磁盘(magnetic disks)或光盘(compact disks，例如CD-ROM或DVD-ROM)，或者可通过互联网(Internet)、有线通信(wired communication)、无线通信(wireless communication)或其它通信介质传送所述软件(或固件)。所述软件(或固件)可以被存放在计算机的可存取介质中，以便于由计算机的处理器来存取/执行所述软件(或固件)的编程码(programming codes)。另外，本发明的装置和方法可以通过硬件和软件的组合来实现。
综上所述，本发明诸实施例所述控制器装置510可以分别将具有不同的校验位长度的码字结构适应性地配置给三维架构非依电性存储器520的不同字线群。控制器装置510可以依据目标字线所属字线群的码字结构来存取目标字线。因此，所述三维架构非依电性存储器520的控制器装置510可以改善校验位长度过度配置的情形。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。
Claims (24)
1.一种三维架构非依电性存储器的控制器装置，包括：
错误检查和纠正电路；以及
控制器，耦接至该三维架构非依电性存储器与该错误检查和纠正电路，用以依照物理地址存取该三维架构非依电性存储器的目标字线，其中该控制器将该三维架构非依电性存储器的多个字线分群为多个字线群，不同字线群具有不同的码字结构，该控制器依据该目标字线所属字线群的码字结构来控制该错误检查和纠正电路，该错误检查和纠正电路依据该控制器的控制而产生码字用以存放于该目标字线，或依据该控制器的控制而检查来自该目标字线的码字，
其中该控制器是依照这些字线的错误位计数量来将这些字线动态分群为这些字线群，具有较多错误位计数量的字线群的校验位长度大于具有较少错误位计数量的字线群的校验位长度，并且
其中该控制器在背景运作中进行所述这些字线的动态分群并更新查找表。
2.如权利要求1所述的控制器装置，还包括：
查找表，耦接至该控制器，用以记录该三维架构非依电性存储器的这些字线、这些字线群与这些码字结构的对应关系。
3.如权利要求2所述的控制器装置，其中该控制器是依照该查找表来将这些字线分群为这些字线群，其中不同字线群的码字结构具有不同的校验位长度。
4.如权利要求1所述的控制器装置，其中在这些字线群的一个中，这些字线为彼此相邻。
5.如权利要求1所述的控制器装置，其中该控制器是依照这些字线在该三维架构非依电性存储器中的层数来将这些字线静态分群为这些字线群，在该三维架构非依电性存储器中较低层的字线群的校验位长度大于在该三维架构非依电性存储器中较高层的字线群的校验位长度。
6.如权利要求1所述的控制器装置，其中该控制器是依照这些字线在该三维架构非依电性存储器中的层数来将这些字线静态分群为这些字线群，在该三维架构非依电性存储器中较低层的字线群的校验位长度小于在该三维架构非依电性存储器中较高层的字线群的校验位长度。
7.如权利要求1所述的控制器装置，其中该控制器是依照这些字线距离供电源的远近来将这些字线静态分群为这些字线群，该控制器对这些字线群中靠近该供电源的字线群配置具有较小校验位长度的码字结构，以及该控制器对这些字线群中远离该供电源的字线群配置具有较大校验位长度的码字结构。
8.如权利要求1所述的控制器装置，其中在这些字线群的一个中，这些字线为彼此不完全相邻。
9.如权利要求1所述的控制器装置，其中不同字线群的码字结构具有相同的码字长度，且不同字线群的码字结构具有不同的校验位长度。
10.如权利要求1所述的控制器装置，其中不同字线群的码字结构具有相同的数据位长度，且不同字线群的码字结构具有不同的校验位长度。
11.如权利要求1所述的控制器装置，其中不同字线群的码字结构具有不同的码字长度，不同字线群的码字结构具有不同的数据位长度，且不同字线群的码字结构具有不同的校验位长度。
12.如权利要求1所述的控制器装置，其中不同字线群的码字结构具有不同的码字长度，不同字线群的码字结构具有不同的数据位长度，且不同字线群的码字结构具有相同的校验位长度。
13.一种三维架构非依电性存储器的操作方法，包括：
由控制器将该三维架构非依电性存储器的多个字线分群为多个字线群，其中不同字线群具有不同的码字结构；
由该控制器依照物理地址存取该三维架构非依电性存储器的目标字线，其中该控制器依据该目标字线所属字线群的码字结构来控制错误检查和纠正电路，该错误检查和纠正电路依据该控制器的控制而产生码字用以存放于该目标字线，或依据该控制器的控制而检查来自该目标字线的码字，
其中该控制器是依照这些字线的错误位计数量来将这些字线动态分群为这些字线群，具有较多错误位计数量的字线群的校验位长度大于具有较少错误位计数量的字线群的校验位长度，并且
其中该控制器在背景运作中进行所述这些字线的动态分群并更该查找表。
14.如权利要求13所述的操作方法，还包括：
提供查找表以记录该三维架构非依电性存储器的这些字线、这些字线群与这些码字结构的对应关系。
15.如权利要求14所述的操作方法，其中该控制器是依照该查找表来将这些字线分群为这些字线群，其中不同字线群的码字结构具有不同的校验位长度。
16.如权利要求13所述的操作方法，其中在这些字线群的一个中，这些字线为彼此相邻。
17.如权利要求13所述的操作方法，其中所述将该三维架构非依电性存储器的多个字线分群为多个字线群的步骤包括：
依照这些字线在该三维架构非依电性存储器中的层数，来将这些字线静态分群为这些字线群，其中在该三维架构非依电性存储器中较低层的字线群的校验位长度大于在该三维架构非依电性存储器中较高层的字线群的校验位长度。
18.如权利要求13所述的操作方法，其中所述将该三维架构非依电性存储器的多个字线分群为多个字线群的步骤包括：
依照这些字线在该三维架构非依电性存储器中的层数，来将这些字线静态分群为这些字线群，其中在该三维架构非依电性存储器中较低层的字线群的校验位长度小于在该三维架构非依电性存储器中较高层的字线群的校验位长度。
19.如权利要求13所述的操作方法，其中所述将该三维架构非依电性存储器的多个字线分群为多个字线群的步骤包括：
依照这些字线距离供电源的远近，来将这些字线静态分群为这些字线群，其中这些字线群中靠近该供电源的字线群被配置具有较小校验位长度的码字结构，以及这些字线群中远离该供电源的字线群被配置具有较大校验位长度的码字结构。
20.如权利要求13所述的操作方法，其中在这些字线群的一个中，这些字线为不完全相邻。
21.如权利要求13所述的操作方法，其中不同字线群的码字结构具有相同的码字长度，且不同字线群的码字结构具有不同的校验位长度。
22.如权利要求13所述的操作方法，其中不同字线群的码字结构具有相同的数据位长度，且不同字线群的码字结构具有不同的校验位长度。
23.如权利要求13所述的操作方法，其中不同字线群的码字结构具有不同的码字长度，不同字线群的码字结构具有不同的数据位长度，且不同字线群的码字结构具有不同的校验位长度。
24.如权利要求13所述的操作方法，其中不同字线群的码字结构具有不同的码字长度，不同字线群的码字结构具有不同的数据位长度，且不同字线群的码字结构具有相同的校验位长度。
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