KR102667783B1

KR102667783B1 - Ecc 관련 데이터를 키-밸류 맵핑 정보에서 관리하는 오브젝트 스토리지 시스템

Info

Publication number: KR102667783B1
Application number: KR1020160067563A
Authority: KR
Inventors: 이덕주; 정용택
Original assignee: 삼성전자주식회사
Priority date: 2016-03-04
Filing date: 2016-05-31
Publication date: 2024-05-23
Also published as: KR20170104107A

Abstract

본 발명은 복수의 메모리 장치 및 메모리 컨트롤러를 포함하는 오브젝트 스토리지(Object Storage) 시스템을 제공한다. 메모리 컨트롤러는 복수의 메모리 장치에 저장되는 데이터에 대응하는 밸류(Value) 및 밸류를 식별하기 위해 참조되는 키(Key)를 호스트로부터 수신하고, 데이터의 오류를 검사하기 위해 참조되는 패리티를 밸류에 기초하여 생성하고, 밸류와 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리한다. 메모리 컨트롤러는 패리티를 밸류 및 키에 대응시켜 키-밸류 맵핑 정보에서 관리한다. 본 발명에 따르면, 오브젝트 스토리지의 동작 성능이 향상되고, 데이터가 효율적으로 관리된다.

Description

ECC 관련 데이터를 키-밸류 맵핑 정보에서 관리하는 오브젝트 스토리지 시스템 {OBJECT STORAGE SYSTEM MANAGING ERROR-CORRECTION-CODE-RELATED DATA IN KEY-VALUE MAPPING INFORMATION}

본 발명은 데이터 스토리지에 관한 것으로, 좀 더 구체적으로는 키-밸류 맵핑 스킴(Key-Value Mapping Scheme)에 따라 데이터를 저장하는 오브젝트 스토리지(Object Storage)의 구성 및 동작에 관한 것이다.

근래 다양한 유형의 전자 장치들이 이용되고 있다. 몇몇 전자 장치는 데이터를 저장할 수 있고, 저장된 데이터에 기초하여 동작한다. 이를 위해, 몇몇 전자 장치는 데이터를 저장하기 위해 스토리지 장치 또는 스토리지 시스템을 포함한다. 한편, 몇몇 전자 장치는 외부의 스토리지 장치 또는 스토리지 시스템과 통신하면서 데이터를 저장하거나 읽는다.

스토리지 장치 또는 스토리지 시스템은 다양하게 분류될 수 있다. 예로서, 스토리지 장치 또는 스토리지 시스템은 불휘발성 메모리 기반 스토리지 및 휘발성 메모리 기반 스토리지로 분류될 수 있다. 불휘발성 메모리 기반 스토리지는 전원 공급과 무관하게 데이터를 저장한다. 한편, 전원 공급이 중단되는 경우 휘발성 메모리 기반 스토리지에 저장된 데이터는 소실될 수 있으나, 휘발성 메모리 기반 스토리지는 불휘발성 메모리 기반 스토리지에 비해 빠르게 동작한다.

예로서, 스토리지 장치 또는 스토리지 시스템은 블록 스토리지(Block Storage), 파일 스토리지(File Storage), 및 오브젝트 스토리지로 분류될 수 있다. 블록 스토리지는 물리적 위치에 기초하여 데이터를 관리하고, 파일 스토리지는 논리적 순서(Logical Sequence)에 기초하여 데이터를 관리한다. 한편, 오브젝트 스토리지는 고유 식별자에 기초하여 데이터를 관리한다. 블록 스토리지 및 파일 스토리지는 텍스트 데이터의 양이 많은 경우에 유용한 반면, 오브젝트 스토리지는 소리 데이터, 영상 데이터 등과 같은 비정형 데이터의 양이 많은 경우에 효율적인 대안일 수 있다.

근래의 소비자들은 주로 비정형 데이터를 송수신하고 소비한다. 이러한 비정형 데이터를 효율적으로 관리하고 처리하기 위해, 클라우드 스토리지(Cloud Storage)나 분산 파일 시스템(Distributed File System)과 같은 다양한 기술이 채용되고 있다. 나아가, 스토리지 장치 또는 스토리지 시스템은 데이터의 신뢰성을 향상시키기 위해, ECC(Error Correction Code)에 기초한 다양한 오류 검사/정정 스킴(Scheme)을 채용하고 있다.

본 발명의 실시 예들은 오브젝트 스토리지의 구성들 및 동작들을 제공할 수 있다. 몇몇 실시 예에서, 오브젝트 스토리지는 ECC 관련 데이터(예컨대, 패리티(Parity), ECC를 위한 메타데이터 등)를 키-밸류 맵핑 정보에서 관리할 수 있다. 몇몇 실시 예에서, 오브젝트 스토리지는 밸류에 대응하는 데이터의 크기를 조정(Align)하기 위해, 밸류에 대응하는 데이터에 더미 데이터(Dummy Data)를 덧붙일 수 있다.

본 발명의 일 실시 예에 따른 오브젝트 스토리지 시스템은 복수의 메모리 장치 및 메모리 컨트롤러를 포함할 수 있다. 메모리 컨트롤러는 복수의 메모리 장치에 저장되는 데이터에 대응하는 밸류 및 밸류를 식별하기 위해 참조되는 키를 호스트로부터 수신할 수 있고, 복수의 메모리 장치에 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 밸류에 기초하여 생성할 수 있고, 밸류와 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리할 수 있다. 메모리 컨트롤러는 패리티를 밸류 및 키에 대응시켜 키-밸류 맵핑 정보에서 관리할 수 있다.

본 발명의 일 실시 예에서, 패리티는 밸류에 대응하는 데이터와 별개로 저장될 수 있다.

본 발명의 일 실시 예에서, 복수의 메모리 장치는 패리티, 및 데이터의 오류를 검사하기 위해 패리티와 함께 참조되는 정보만을 저장하도록 구성되는 메모리 장치를 포함하지 않을 수 있다.

본 발명의 일 실시 예에서, 메모리 컨트롤러는 수신된 키에 대해 해시 연산을 수행할 수 있다. 해시 연산에 응답하여 생성되는 해시는 키에 대응하는 데이터로서 키-밸류 맵핑 정보에 포함될 수 있다. 키-밸류 맵핑 정보는 해시, 복수의 메모리 장치에서 밸류에 대응하는 데이터를 저장하는 메모리 영역의 어드레스, 및 패리티 사이의 대응 관계와 관련될 수 있다.

본 발명의 일 실시 예에서, 메모리 컨트롤러는 복수의 ECC 인코더 및 ECC 선택기를 포함할 수 있다. ECC 선택기는 호스트로부터 수신되는 밸류에 대한 메타데이터를 참조하여 복수의 ECC 인코더 중 하나를 선택적으로 동작시킬 수 있다. 복수의 ECC 인코더 중에서 선택된 ECC 인코더는 밸류에 기초하여 패리티를 생성할 수 있다.

본 발명의 일 실시 예에서, 복수의 ECC 인코더는 상이한 오류 검사/정정 능력들을 가질 수 있다. ECC 선택기는 메타데이터를 참조하여 밸류에 대응하는 데이터의 크기를 판별할 수 있고, 판별된 크기에 대응하는 오류 검사/정정 능력을 갖는 ECC 인코더를 복수의 ECC 인코더 중에서 선택할 수 있다.

본 발명의 일 실시 예에서, 메모리 컨트롤러는, 밸류에 대응하는 데이터가 메모리 컨트롤러의 ECC 단위 크기를 갖도록, 밸류에 대응하는 데이터에 더미 데이터를 덧붙일 수 있다.

본 발명의 일 실시 예에서, 메모리 컨트롤러는 비교기 및 패딩 연산기를 포함할 수 있다. 비교기는 밸류에 대응하는 데이터의 크기와 ECC 단위 크기를 비교할 수 있다. 밸류에 대응하는 데이터의 크기가 ECC 단위 크기보다 작은 경우, 패딩 연산기는 밸류에 대응하는 데이터에 더미 데이터를 덧붙여, 밸류에 대응하는 수정된 데이터를 생성할 수 있다.

본 발명의 일 실시 예에서, 메모리 컨트롤러는 수정된 데이터에 기초하여 패리티를 생성할 수 있고, 복수의 메모리 장치는 수정된 데이터를 저장할 수 있다.

본 발명의 일 실시 예에서, 밸류에 대응하는 데이터의 크기가 ECC 단위 크기와 동일한 경우, 메모리 컨트롤러는 밸류에 대응하는 데이터에 기초하여 패리티를 생성할 수 있고, 복수의 메모리 장치는 밸류에 대응하는 데이터를 저장할 수 있다.

본 발명의 다른 실시 예에 따른 오브젝트 스토리지 시스템은 복수의 메모리 장치 및 메모리 컨트롤러를 포함할 수 있다. 복수의 메모리 장치는 데이터를 저장할 수 있다. 메모리 컨트롤러는 데이터에 대응하는 밸류와 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리할 수 있고, 키-밸류 맵핑 정보를 참조하여, 호스트로부터 수신되는 키에 대응하는 데이터를 복수의 메모리 장치로부터 읽을 수 있고, 읽힌 데이터에 기초하여 밸류를 호스트로 출력할 수 있다. 메모리 컨트롤러는 키-밸류 맵핑 정보에서 밸류 및 키에 대응하여 관리되는 패리티에 기초하여, 읽힌 데이터의 오류를 검사할 수 있다.

본 발명의 다른 실시 예에서, 키-밸류 맵핑 정보는 읽힌 데이터의 오류를 검사하기 위해 패리티와 함께 참조되는 메타데이터와 더 관련될 수 있다. 메모리 컨트롤러는 메타데이터를 키-밸류 맵핑 정보에서 밸류, 키, 및 패리티에 대응시켜 관리할 수 있다.

본 발명의 다른 실시 예에서, 메모리 컨트롤러는 복수의 ECC 디코더 및 ECC 선택기를 포함할 수 있다. ECC 선택기는 읽힌 데이터에 대한 메타데이터를 참조하여 복수의 ECC 디코더 중 하나를 선택적으로 동작시킬 수 있다. 복수의 ECC 디코더 중에서 선택된 ECC 디코더는 패리티에 기초하여, 읽힌 데이터의 오류를 검사할 수 있다.

본 발명의 다른 실시 예에서, 복수의 ECC 디코더는 상이한 오류 검사/정정 능력들을 가질 수 있다. ECC 선택기는 메타데이터를 참조하여, 읽힌 데이터의 크기를 판별할 수 있고, 판별된 크기에 대응하는 오류 검사/정정 능력을 갖는 ECC 디코더를 복수의 ECC 디코더 중에서 선택할 수 있다.

본 발명의 다른 실시 예에서, 메모리 컨트롤러는 읽힌 데이터에 대한 메타데이터를 참조하여, 읽힌 데이터에 덧붙여진 더미 데이터를 제거할 수 있다.

본 발명의 다른 실시 예에서, 메모리 컨트롤러는 비교기 및 더미 제거기를 포함할 수 있다. 비교기는 메타데이터를 참조하여 획득되는 읽힌 데이터의 크기와 메모리 컨트롤러의 ECC 단위 크기를 비교할 수 있다. 읽힌 데이터의 크기가 ECC 단위 크기보다 작은 경우, 더미 제거기는 읽힌 데이터로부터 더미 데이터를 제거하여, 더미가 제거된 밸류 데이터를 생성할 수 있다.

본 발명의 다른 실시 예에서, 메모리 컨트롤러는 더미가 제거된 밸류 데이터에 기초하여, 밸류를 호스트로 출력할 수 있다.

본 발명의 다른 실시 예에서, 읽힌 데이터의 크기가 ECC 단위 크기와 동일한 경우, 메모리 컨트롤러는 읽힌 데이터에 기초하여, 밸류를 호스트로 출력할 수 있다.

본 발명의 또 다른 실시 예에 따른 오브젝트 스토리지 시스템은 복수의 메모리 장치 및 메모리 컨트롤러를 포함할 수 있다. 메모리 컨트롤러는 복수의 메모리 장치에 저장되는 데이터에 대응하는 밸류, 밸류에 대한 메타데이터, 및 밸류를 식별하기 위해 참조되는 키를 호스트로부터 수신할 수 있고, 밸류와 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리할 수 있다. 나아가, 메모리 컨트롤러는 메타데이터를 밸류 및 키에 대응시켜 키-밸류 맵핑 정보에서 관리할 수 있고, 메타데이터를 참조하여 밸류에 대응하는 데이터의 크기를 판별할 수 있다. 밸류에 대응하는 데이터의 크기가 메모리 컨트롤러의 ECC 단위 크기보다 작은 경우, 메모리 컨트롤러는 밸류에 대응하는 데이터에 더미 데이터를 덧붙여 수정된 데이터를 생성할 수 있다.

본 발명의 또 다른 실시 예에서, 수정된 데이터는 ECC 단위 크기를 가질 수 있다.

본 발명의 또 다른 실시 예에서, 복수의 메모리 장치는 밸류를 위해, 수정된 데이터를 저장할 수 있다.

본 발명의 또 다른 실시 예에서, 메모리 컨트롤러는 수정된 데이터에 기초하여, 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 생성할 수 있다.

본 발명의 또 다른 실시 예에서, 메모리 컨트롤러는 패리티를 밸류, 메타데이터, 및 키에 대응시켜 키-밸류 맵핑 정보에서 관리할 수 있다.

본 발명의 또 다른 실시 예에서, 메모리 컨트롤러는 키-밸류 맵핑 정보를 참조하여, 호스트로부터 수신되는 키에 대응하는 데이터를 복수의 메모리 장치로부터 읽을 수 있고, 읽힌 데이터에 기초하여, 수신된 키에 대응하는 밸류를 호스트로 출력할 수 있다.

본 발명의 실시 예들에 따르면, 오브젝트 스토리지를 제작하는 데에 낮은 비용이 요구될 수 있고, 데이터가 효율적으로 관리될 수 있다. 나아가, 오브젝트 스토리지의 동작 성능이 향상될 수 있고, 오브젝트 스토리지의 전력 소모가 감소할 수 있다.

도 1은 본 발명의 실시 예에 따른 오브젝트 스토리지를 채용한 서버를 포함하는 전자 시스템의 예시적인 구성을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 오브젝트 스토리지의 예시적인 구성을 보여주는 블록도이다.
도 3은 도 2의 오브젝트 스토리지의 메모리 장치에서 패리티를 관리하기 위한 예시적인 구성을 보여주는 개념도이다.
도 4는 도 2의 오브젝트 스토리지의 키-밸류 맵핑 정보에서 패리티를 관리하기 위한 예시적인 구성을 보여주는 개념도이다.
도 5는 도 4의 예시적인 구성에 따라 키-밸류 맵핑 정보에 패리티를 저장하기 위한 도 2의 메모리 컨트롤러의 예시적인 구성을 보여주는 개념도이다.
도 6은 도 5의 ECC 인코딩 블록의 예시적인 구성을 보여주는 블록도이다.
도 7은 도 4의 예시적인 구성에 따라 키-밸류 맵핑 정보에 저장된 패리티를 참조하기 위한 도 2의 메모리 컨트롤러의 예시적인 구성을 보여주는 개념도이다.
도 8은 도 7의 ECC 디코더의 예시적인 구성을 보여주는 블록도이다.
도 9는 밸류 데이터의 크기와 도 2의 컨트롤러의 ECC 단위 크기 사이의 관계를 설명하기 위한 개념도이다.
도 10은 도 2의 오브젝트 스토리지에서 수행될 수 있는 읽기-수정-쓰기(Read-Modify-Write) 동작을 설명하는 개념도이다.
도 11은 도 2의 오브젝트 스토리지에서 읽기-수정-쓰기 동작을 생략하기 위해 밸류에 더미 데이터를 덧붙이기 위한 예시적인 동작을 설명하는 개념도이다.
도 12는 도 11의 예시적인 동작에 따라 밸류에 더미 데이터를 덧붙이기 위한 도 2의 메모리 컨트롤러의 예시적인 구성을 보여주는 블록도이다.
도 13은 도 12의 예시적인 구성에 따른 도 2의 오브젝트 스토리지의 예시적인 동작을 설명하는 흐름도이다.
도 14는 도 11의 예시적인 동작에 따라 밸류 데이터에 덧붙여진 더미 데이터를 제거하기 위한 도 2의 메모리 컨트롤러의 예시적인 구성을 보여주는 블록도이다.
도 15는 도 14의 예시적인 구성에 따른 도 2의 오브젝트 스토리지의 예시적인 동작을 설명하는 흐름도이다.
도 16은 도 1의 불휘발성 메모리 기반 스토리지에 포함되는 불휘발성 메모리를 보여주는 블록도이다.
도 17은 도 16의 메모리 셀 어레이의 한 메모리 블록을 보여주는 개념도이다.

상술한 특성들 및 이하 상세한 설명들은 모두 본 발명의 설명 및 이해를 돕기 위한 예시적인 사항들이다. 즉, 본 발명은 이와 같은 실시 예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 다음 실시 형태들은 단지 본 발명을 완전히 개시하기 위한 예시이며, 본 발명이 속하는 기술 분야의 통상의 기술자들에게 본 발명을 전달하기 위한 설명이다. 따라서, 본 발명의 구성 요소들을 구현하기 위한 방법이 여럿 있는 경우에는, 이 방법들 중 특정한 것 또는 이와 동일성 있는 것 가운데 어떠한 것으로든 본 발명의 구현이 가능함을 분명히 할 필요가 있다.

본 명세서에서 어떤 구성이 특정 요소들을 포함한다는 언급이 있는 경우, 또는 어떤 과정이 특정 단계들을 포함한다는 언급이 있는 경우는, 그 외 다른 요소 또는 다른 단계들이 더 포함될 수 있음을 의미한다. 즉, 본 명세서에서 사용되는 용어들은 특정 실시 형태를 설명하기 위한 것일 뿐이고, 본 발명의 개념을 한정하기 위한 것이 아니다. 나아가, 발명의 이해를 돕기 위해 설명한 예시들은 그것의 상보적인 실시 예도 포함한다.

본 명세서에서 사용되는 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자들이 일반적으로 이해하는 의미를 갖는다. 보편적으로 사용되는 용어들은 본 명세서의 맥락에 따라 일관적인 의미로 해석되어야 한다. 또한, 본 명세서에서 사용되는 용어들은, 그 의미가 명확히 정의된 경우가 아니라면, 지나치게 이상적이거나 형식적인 의미로 해석되지 않아야 한다. 이하 첨부된 도면들을 통하여 본 발명의 실시 예들이 설명될 것이다.

도 1은 본 발명의 실시 예에 따른 오브젝트 스토리지를 채용한 서버를 포함하는 전자 시스템의 예시적인 구성을 보여주는 블록도이다. 도 1을 참조하면, 전자 시스템(1000)은 호스트(Host, 1100) 및 스토리지 서버(Storage Server, 1200)를 포함할 수 있다.

호스트(1100)는 호스트(1100)에 포함되는 다양한 전자 회로/칩/장치의 동작들에 따라, 호스트(1100)의 사용자에게 서비스를 제공할 수 있다. 예로서, 호스트(1100)는 호스트(1100)의 사용자로부터 수신된 명령을 처리하기 위해 다양한 연산을 수행할 수 있고, 호스트(1100)의 사용자에게 연산 결과를 제공할 수 있다. 이를 위해, 예로서, 호스트(1100)는 전용 논리 회로(예컨대, FPGA(Field Programmable Gate Array), ASICs(Application Specific Integrated Circuits) 등)를 포함하는 연산 프로세서(예컨대, CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등)를 포함할 수 있다.

몇몇 실시 예에서, 호스트(1100)는 스토리지 서버(1200)와 별개인 전자 장치일 수 있다. 예로서, 호스트(1100)는 이동 통신 단말기, 데스크탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블(Wearable) 장치 등과 같은 다양한 사용자 장치 중 하나일 수 있다. 또는, 호스트(1100)는 워크스테이션, 또 다른 서버, 또는 자동차일 수 있다. 이러한 예에서, 전자 시스템(1000)은 서로 통신하는 복수의 전자 장치(예컨대, 호스트(1100) 및 스토리지 서버(1200))를 포함하도록 구현될 수 있다.

몇몇 실시 예에서, 전자 시스템(1000)은 단일 장치로 구현될 수 있다. 이러한 예에서, 호스트(1100)는 연산 프로세서 그 자체일 수 있다. 전자 시스템(1000) 및 호스트(1100)의 구성들은 다양하게 변경 또는 수정될 수 있다.

스토리지 서버(1200)는 호스트(1100)를 위해 데이터를 저장할 수 있다. 스토리지 서버(1200)는 호스트(1100)로부터의 요청에 응답하여, 저장된 데이터를 출력할 수 있다. 예로서, 호스트(1100)는 스토리지 서버(1200)의 클라이언트로서 동작할 수 있다. 호스트(1100)는 스토리지 서버(1200)와 통신하여 데이터를 저장하거나 읽을 수 있다.

몇몇 실시 예에서, 스토리지 서버(1200)는 프로세서(1210), 불휘발성 메모리 기반 스토리지(1230), 및 휘발성 메모리 기반 스토리지(1250)를 포함할 수 있다. 프로세서(1210)는 스토리지 서버(1200)의 전반적인 동작들을 제어하기 위해 다양한 연산을 수행할 수 있다. 예로서, 프로세서(1210)는 다양한 산술 연산 및/또는 논리 연산을 수행하도록 구성되는 전용 논리 회로(예컨대, FPGA, ASICs 등)를 포함할 수 있다. 프로세서(1210)는 호스트(1100)로부터의 요청에 응답하여, 불휘발성 메모리 기반 스토리지(1230) 및 휘발성 메모리 기반 스토리지(1250)의 동작들을 관리하고 제어할 수 있다.

불휘발성 메모리 기반 스토리지(1230) 및 휘발성 메모리 기반 스토리지(1250) 각각은 데이터를 저장할 수 있고, 저장된 데이터를 출력할 수 있다. 불휘발성 메모리 기반 스토리지(1230)는 전원 공급과 무관하게 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리 기반 스토리지(1230)는 기계적으로 동작하는 HDD(Hard Disk Drive), 반도체 플래시(Flash) 메모리를 포함하는 SSD(Solid State Drive) 등과 같은 스토리지를 포함할 수 있으나, 본 발명은 이 예에 의해 한정되지 않는다.

반면, 전원 공급이 중단되는 경우, 휘발성 메모리 기반 스토리지(1250)에 저장된 데이터는 소실될 수 있다. 그러나, 휘발성 메모리 기반 스토리지(1250)는 불휘발성 메모리 기반 스토리지(1230)에 비해 빠르게 동작할 수 있다. 예로서, 휘발성 메모리 기반 스토리지(1250)는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리를 포함할 수 있으나, 본 발명은 이 예에 의해 한정되지 않는다. 예로서, 휘발성 메모리 기반 스토리지(1250)가 DRAM을 포함하는 경우, 휘발성 메모리 기반 스토리지(1250)는 DIMM(Dual In-line Memory Module) 스킴(Scheme)에 기초하여 구현될 수 있다.

스토리지 서버(1200)는 전원 공급과 무관하게 보존을 요구하는 데이터를 불휘발성 메모리 기반 스토리지(1230)에 저장할 수 있다. 예로서, 높은 중요도를 갖는 데이터의 원본 버전(Original Version)은 불휘발성 메모리 기반 스토리지(1230)에 저장될 수 있다. 예로서, 휘발성 메모리 기반 스토리지(1250)로의 전원 공급이 중단되기 전에, 휘발성 메모리 기반 스토리지(1250)에 저장된 데이터는 불휘발성 메모리 기반 스토리지(1230)로 플러시(Flush)될 수 있다.

스토리지 서버(1200)는 빈번하게 액세스되는 데이터를 휘발성 메모리 기반 스토리지(1250)에 저장할 수 있다. 예로서, 스토리지 서버(1200)가 소비자에 의해 소비되는 콘텐츠(Contents)(예컨대, 음악, 영상 등)를 저장하기 위한 콘텐츠 서버인 경우, 콘텐츠의 데이터는 빈번하게 액세스될 수 있다. 데이터 출력 성능을 향상시키기 위해, 콘텐츠의 데이터는 빠르게 동작할 수 있는 휘발성 메모리 기반 스토리지(1250)에 저장될 수 있다.

다만, 본 발명은 위 예들에 의해 한정되지 않는다. 불휘발성 메모리 기반 스토리지(1230)는 데이터 보존의 안전성을 향상시키기 위해 다양하게 채용될 수 있는 반면, 휘발성 메모리 기반 스토리지(1250)는 데이터 처리의 속도를 향상시키기 위해 다양하게 채용될 수 있다.

몇몇 실시 예에서, 스토리지 서버(1200)는 호스트(1100)와 함께 단일 장치로 구현될 수 있다. 이러한 실시 예에서, 전자 시스템(1000)은 호스트(1100) 및 스토리지 서버(1200)를 포함하는 전자 장치(예컨대, 사용자 장치, 컴퓨터 등)로 구현될 수 있다.

몇몇 실시 예에서, 스토리지 서버(1200)는 호스트(1100)와 별개인 전자 장치로 구현될 수 있다. 스토리지 서버(1200)는 호스트(1100)를 위한 스토리지 서비스를 제공하기 위해, 서버 장치 또는 서버 시스템(예컨대, 랙 서버(Rack Server), 블레이드 서버(Blade Server), 마이크로서버(Microserver) 등)으로 구현될 수 있다.

몇몇 실시 예에서, 스토리지 서버(1200)는 복수의 컴퓨팅 장치로 구현될 수 있다. 예로서, 프로세서(1210), 불휘발성 메모리 기반 스토리지(1230), 및 휘발성 메모리 기반 스토리지(1250) 각각은 서로 별개인 컴퓨팅 장치에 구현될 수 있다. 이러한 실시 예에서, 스토리지 서버(1200)는 분산 파일 시스템(Distributed File System)을 채용할 수 있다. 이 경우, 프로세서(1210)의 기능들을 수행하는 컴퓨팅 장치는 마스터 노드(Master Node)로서 동작할 수 있고, 불휘발성 메모리 기반 스토리지(1230) 및 휘발성 메모리 기반 스토리지(1250)의 기능들을 수행하는 컴퓨팅 장치들은 슬레이브 노드(Slave Node)들로서 동작할 수 있다.

다만, 본 발명은 위 실시 예들에 의해 한정되지 않는다. 스토리지 서버(1200)의 구성은 호스트(1100)를 위한 스토리지 서비스를 제공하기 위해 다양하게 변경 또는 수정될 수 있다. 나아가, 도 1은 하나의 호스트(1100), 하나의 스토리지 서버(1200), 하나의 프로세서(1210), 하나의 불휘발성 메모리 기반 스토리지(1230), 및 하나의 휘발성 메모리 기반 스토리지(1250)가 있는 것으로 도시하였으나, 전자 시스템(1000)에 포함되는 구성 요소들 각각의 개수는 다양하게 변경 또는 수정될 수 있다.

본 발명의 실시 예에서, 불휘발성 메모리 기반 스토리지(1230) 및 휘발성 메모리 기반 스토리지(1250) 중 적어도 하나는 오브젝트 스토리지(Object Storage)를 포함할 수 있다. 오브젝트 스토리지는, 블록 스토리지(Block Storage) 또는 파일 스토리지(File Storage)와 달리, 오브젝트의 고유 식별자에 기초하여 데이터를 관리할 수 있다.

예로서, 오브젝트 스토리지는 호스트(1100)로부터 특정 데이터 및 그 특정 데이터에 대응하는 "키(Key)"를 수신할 수 있다. 이 키는 특정 데이터를 고유하게 식별하기 위해 참조될 수 있다. 예로서, 오브젝트 스토리지가 호스트(1100)로부터 읽기 요청과 함께 키를 수신하는 경우, 오브젝트 스토리지는 수신된 키에 대응하는 데이터를 호스트(1100)로 출력할 수 있다. 오브젝트 스토리지의 이러한 동작들은 도 2를 참조하여 좀 더 상세히 설명될 것이다.

오브젝트 스토리지의 특성에 기인하여, 소리 데이터, 영상 데이터 등과 같은 비정형 데이터의 양이 많은 경우, 오브젝트 스토리지는 블록 스토리지 또는 파일 스토리지에 비해 좀 더 효율적으로 데이터를 관리할 수 있다. 따라서, 스토리지 서버(1200)가 오브젝트 스토리지를 채용한 콘텐츠 서버인 경우, 스토리지 서버(1200)는 콘텐츠에 관한 데이터를 효율적으로 관리할 수 있고 호스트(1100)로부터의 읽기 요청을 빠르게 처리할 수 있다.

몇몇 실시 예에서, 휘발성 메모리 기반 스토리지(1250)가 오브젝트 스토리지를 포함할 수 있다. 이러한 실시 예에서, 휘발성 메모리 기반 스토리지(1250)는 빈번하게 액세스되는 데이터를 빠르게 처리할 수 있을 뿐만 아니라, 데이터를 효율적으로 관리할 수 있다.

이하의 설명에서, 휘발성 메모리 기반 스토리지(1250)가 오브젝트 스토리지를 포함하는 것으로 가정될 것이다. 나아가, 휘발성 메모리 기반 스토리지(1250)는 오브젝트 스토리지로서 언급될 것이다. 그러나, 이러한 설명은 더 나은 이해를 돕기 위한 것이고, 본 발명을 한정하기 위한 것은 아니다. 몇몇 경우, 휘발성 메모리 기반 스토리지(1250)는 다른 유형의 스토리지를 포함할 수 있고, 불휘발성 메모리 기반 스토리지(1230) 역시 뒤에서 설명될 실시 예들의 기술 사상을 채용할 수 있다.

도 2는 본 발명의 실시 예에 따른 오브젝트 스토리지의 예시적인 구성을 보여주는 블록도이다. 도 2를 참조하면, 오브젝트 스토리지(1250)는 메모리 블록(1251) 및 메모리 컨트롤러(1253)를 포함할 수 있다.

메모리 블록(1251)은 복수의 메모리 장치를 포함할 수 있다. 예로서, 위에서 가정된 것과 같이, 오브젝트 스토리지(1250)는 휘발성 메모리 기반 스토리지일 수 있다. 이러한 예에서, 메모리 블록(1251)은 복수의 RAM 장치(1251a, 1251b, 1251n)를 포함할 수 있다. RAM 장치들(1251a, 1251b, 1251n) 각각은 별개의 메모리 장치(예컨대, 메모리 칩, 메모리 패키지 등)로 구현될 수 있다. 예로서, RAM 장치들(1251a, 1251b, 1251n) 각각은 DRAM 칩 또는 SDRAM 칩을 포함할 수 있다.

메모리 컨트롤러(1253)는 오브젝트 스토리지(1250)의 전반적인 동작들을 제어할 수 있다. 메모리 컨트롤러(1253)는 오브젝트 스토리지(1250)의 동작들을 제어하기 위해 다양한 산술 연산 및/또는 다양한 논리 연산을 수행할 수 있다. 이를 위해, 메모리 컨트롤러(1253)는 다양한 아날로그 회로 및/또는 다양한 논리 회로를 포함할 수 있다. 나아가, 메모리 컨트롤러(1253)는 연산을 처리하기 위해, 전용 논리 회로(예컨대, FPGA, ASICs 등)를 포함하는 프로세서를 포함할 수 있다.

메모리 컨트롤러(1253)는 데이터를 저장하거나 출력하기 위해 RAM 장치들(1251a, 1251b, 1251n)을 제어할 수 있다. 예로서, 메모리 컨트롤러(1253)가 호스트(1100)로부터 쓰기 요청을 수신한 경우, RAM 장치들(1251a, 1251b, 1251n)은 메모리 컨트롤러(1253)의 제어에 따라 쓰기 요청된(Write-requested) 데이터를 저장할 수 있다. 예로서, 메모리 컨트롤러(1253)가 호스트(1100)로부터 읽기 요청을 수신한 경우, RAM 장치들(1251a, 1251b, 1251n)은 메모리 컨트롤러(1253)의 제어에 따라 읽기 요청된(Read-requested) 데이터를 출력할 수 있다.

예로서, 오브젝트 스토리지(1250)는 메모리 컨트롤러(1253)를 통해 "키", "밸류(Value)", 및 "메타데이터(Metadata)"를 호스트(1100)와 교환할 수 있다. 이를 위해, 메모리 컨트롤러(1253)는 송/수신 회로 및 인터페이스(Interface) 처리 회로를 포함할 수 있다.

밸류는 호스트(1100)의 쓰기 요청에 응답하여 오브젝트 스토리지(1250)에 저장되는 데이터에 대응할 수 있다. 키는 밸류를 고유하게 식별하기 위해 참조될 수 있다. 메타데이터는 밸류에 관한 정보(예컨대, 밸류에 대응하는 데이터의 크기, 밸류가 생성된 시각 등)를 포함할 수 있다.

예로서, 오브젝트 스토리지(1250)가 호스트(1100)로부터 읽기 요청과 함께 키를 수신하는 경우, 오브젝트 스토리지(1250)는 수신된 키에 대응하는 밸류를 호스트(1100)로 제공할 수 있다. 이를 위해, 오브젝트 스토리지(1250)는 밸류와 키 사이의 대응 관계와 관련되는 "키-밸류 맵핑 정보(Key-Value Mapping Information)"를 관리할 수 있다.

예로서, 키-밸류 맵핑 정보는 테이블(Table)의 형태로 관리될 수 있다. 예로서, 도 2는 키-밸류 맵핑 정보를 포함하는 키-밸류 맵핑 테이블(TAB1)을 보여준다. 다만, 이 예들은 본 발명의 이해를 돕기 위한 것이고, 본 발명을 한정하기 위한 것은 아니다. 키-밸류 맵핑 정보를 관리하기 위한 형태는 다양하게 변경 또는 수정될 수 있다.

예로서, 호스트(1100)가 밸류(V1)를 오브젝트 스토리지(1250)에 저장하고자 하는 경우, 호스트(1100)는 밸류(V1), 및 밸류(V1)에 대응하는 키(0xaaa)를 오브젝트 스토리지(1250)로 제공할 수 있다. 오브젝트 스토리지(1250)는 밸류(V1)에 대응하는 데이터를 메모리 블록(1251)에 저장할 수 있다. 오브젝트 스토리지(1250)는 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 키(0xaaa)를 키-밸류 맵핑 테이블(TAB1)에 저장할 수 있다. 키-밸류 맵핑 테이블(TAB1)은 키(0xaaa)가 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하도록 관리될 수 있다.

예로서, 호스트(1100)가 밸류(V1)를 오브젝트 스토리지(1250)로부터 읽고자 하는 경우, 호스트(1100)는 밸류(V1)에 대응하는 키(0xaaa)를 오브젝트 스토리지(1250)로 제공할 수 있다. 오브젝트 스토리지(1250)는 키-밸류 맵핑 테이블(TAB1)의 키(0xaaa)를 참조하여, 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스를 인지할 수 있다. 오브젝트 스토리지(1250)는 인지된 어드레스로부터 밸류(V1)에 대응하는 데이터를 읽을 수 있다. 오브젝트 스토리지(1250)는 읽힌 데이터에 기초하여, 밸류(V1)를 호스트(1100)로 출력할 수 있다. 따라서, 오브젝트 스토리지(1250)는 키(0xaaa)에 대응하는 밸류(V1)를 읽고 출력할 수 있다.

이러한 방식으로, 키-밸류 맵핑 테이블(TAB1)은 키(0xbbb)가 밸류(V2)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하고 키(0xfff)가 밸류(Vp)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하도록 관리될 수 있다. 오브젝트 스토리지(1250)는 하나의 밸류를 하나의 키에 대응하여 관리할 수 있다. 호스트(1100)는 오브젝트 스토리지(1250)에 저장되는 밸류들에 각각 대응하는 키들을 스스로 관리할 수 있다.

키-밸류 맵핑 정보를 관리하기 위해, 메모리 컨트롤러(1253)는 키-밸류 맵핑 관리기(1253a)를 포함할 수 있다. 키-밸류 맵핑 관리기(1253a)는 밸류와 키 사이의 대응 관계를 관리할 수 있다. 예로서, 키-밸류 맵핑 관리기(1253a)는 호스트(1100)로부터 수신되는 키가 밸류에 대응하는 데이터를 저장하는 메모리 영역의 어드레스에 대응하도록 연산 처리를 수행할 수 있다. 키-밸류 맵핑 관리기(1253a)는 연산 처리의 결과에 기초하여 키-밸류 맵핑 정보를 생성할 수 있다.

키-밸류 맵핑 관리기(1253a)는 위 기능들 및 뒤에서 설명될 기능들을 수행하기 위해 하나 이상의 아날로그 회로들 및/또는 논리 회로들을 포함할 수 있다. 또는, 키-밸류 맵핑 관리기(1253a)는 위 기능들 및 뒤에서 설명될 기능들을 수행하도록 구성되는 프로그램 코드(Program Code)로 구현될 수 있다. 메모리 컨트롤러(1253)의 프로세서는 키-밸류 맵핑 관리기(1253a)의 프로그램 코드에 포함되는 하나 이상의 명령어 집합(Instruction Set)들을 실행할 수 있다. 몇몇 경우, 키-밸류 맵핑 관리기(1253a)는 하드웨어와 소프트웨어의 하이브리드(Hybrid) 형태로 구현될 수 있다.

몇몇 실시 예에서, 키-밸류 맵핑 정보는 메모리 블록(1251)에 저장될 수 있다. 몇몇 실시 예에서, 키-밸류 맵핑 정보는 메모리 컨트롤러(1253)의 캐시 메모리(미도시)에 저장될 수 있다. 본 발명은 이 실시 예들에 의해 한정되지 않고, 키-밸류 맵핑 정보는 메모리 컨트롤러(1253)에 의해 액세스될 수 있는 어떠한 메모리 영역에든 저장될 수 있다.

메모리 컨트롤러(1253)는 ECC(Error Correction Code) 처리기(1253b)를 포함할 수 있다. ECC 처리기(1253b)는 메모리 블록(1251)으로부터 읽힌 데이터의 오류를 검사하고 정정할 수 있다. 이를 위해, ECC 처리기(1253b)는 RS 코드(Reed-Solomon Code), 해밍 코드(Hamming Code), BCH 코드(Bose-Chaudhuri-Hocquenghem Code), LDPC 코드(Low Density Parity Check Code) 등과 같은 다양한 오류 정정 스킴을 채용할 수 있다.

예로서, ECC 처리기(1253b)는 호스트(1100)로부터 수신되는 밸류에 대응하는 데이터에 대해 ECC 인코딩을 수행할 수 있다. ECC 처리기(1253b)는 ECC 인코딩을 수행하여 패리티(Parity)를 생성할 수 있다. 패리티는 메모리 블록(1251)으로부터 읽힌 데이터의 오류를 검사하기 위해 참조될 수 있다.

예로서, ECC 처리기(1253b)는 메모리 블록(1251)으로부터 읽힌 데이터에 대해 ECC 디코딩을 수행할 수 있다. ECC 처리기(1253b)는 ECC 인코딩에 의해 생성된 패리티를 참조하여, ECC 디코딩을 수행할 수 있다. ECC 처리기(1253b)는 ECC 디코딩의 결과에 기초하여, 읽힌 데이터의 오류를 검사하고 정정할 수 있다.

ECC 처리기(1253b)는 위 기능들 및 뒤에서 설명될 기능들을 수행하기 위해 하나 이상의 아날로그 회로들 및/또는 논리 회로들을 포함할 수 있다. 또는, ECC 처리기(1253b)는 위 기능들 및 뒤에서 설명될 기능들을 수행하도록 구성되는 프로그램 코드로 구현될 수 있다. 메모리 컨트롤러(1253)의 프로세서는 ECC 처리기(1253b)의 프로그램 코드에 포함되는 하나 이상의 명령어 집합들을 실행할 수 있다. 몇몇 경우, ECC 처리기(1253b)는 하드웨어와 소프트웨어의 하이브리드 형태로 구현될 수 있다.

ECC 처리기(1253b)는 ECC 관련 데이터(ECC-related Data, 예컨대, 패리티, ECC를 위한 메타데이터 등)를 생성하고 참조할 수 있다. 오브젝트 스토리지(1250)는 ECC 처리기(1253b)를 위해 ECC 관련 데이터를 저장할 수 있다. 오브젝트 스토리지(1250)는 ECC 관련 데이터를 저장하기 위한 공간을 준비할 수 있고, 이는 도 3 및 도 4를 참조하여 좀 더 상세히 설명될 것이다.

몇몇 경우, 오브젝트 스토리지(1250)는 소비자에 의해 소비되는 콘텐츠의 데이터를 저장할 수 있다. 소비자의 만족도를 극대화시키고 데이터의 신뢰성을 향상시키기 위해, ECC 처리기(1253b)는 데이터 오류를 검사하고 정정할 수 있다. ECC 연산은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로, ECC 연산에 관한 상세한 설명들은 이하 생략될 것이다.

몇몇 실시 예에서, 오브젝트 스토리지(1250)는 워킹 메모리(Working Memory, 1255)를 더 포함할 수 있다. 워킹 메모리(1255)는 메모리 컨트롤러(1253)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예로서, 워킹 메모리(1255)는 키-밸류 맵핑 관리기(1253a)에 의해 생성되는 키-밸류 맵핑 정보를 저장할 수 있다. 예로서, 워킹 메모리(1255)는 SRAM(Static RAM), DRAM, SDRAM, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같이, 빠르게 액세스되는 메모리를 포함할 수 있다.

도 3은 도 2의 오브젝트 스토리지의 메모리 장치에서 패리티를 관리하기 위한 예시적인 구성을 보여주는 개념도이다. 더 나은 이해를 돕기 위해, 도 2가 도 3과 함께 참조될 것이다.

도 2를 참조하여 설명된 것과 같이, 오브젝트 스토리지(1250)는 메모리 블록(1251)을 포함할 수 있다. 메모리 블록(1251)에 포함되는 메모리 장치들의 예로서, 도 3은 9개의 RAM 장치들(1251a, 1251b, 1251c, 1251d, 1251e, 1251f, 1251g, 1251n, 1251z)을 보여준다.

도 2를 참조하여 설명된 것과 같이, 오브젝트 스토리지(1250)는 메모리 컨트롤러(1253)를 통해 밸류를 호스트(1100)로부터 수신할 수 있다. RAM 장치들(1251a, 1251b, 1251c, 1251d, 1251e, 1251f, 1251g, 1251n)은 수신된 밸류에 대응하는 데이터(이하, 밸류 데이터(VD))를 저장할 수 있다.

RAM 장치들(1251a, 1251b, 1251c, 1251d, 1251e, 1251f, 1251g, 1251n)은 밸류 데이터(VD)를 ECC 단위로 저장할 수 있다. ECC 단위는 ECC 처리기(1253b)에 의해 수행되는 ECC 인코딩 및 ECC 디코딩의 대상인 처리 단위일 수 있다. 다시 말하자면, ECC 처리기(1253b)는 메모리 컨트롤러(1253)의 ECC 단위 크기를 갖는 데이터에 대해 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. ECC 처리의 효율성을 향상시키기 위해, 밸류 데이터(VD)는 ECC 단위 크기를 가질 수 있다.

ECC 처리기(1253b)는 밸류 데이터(VD)에 대해 ECC 인코딩을 수행하여, 패리티(PD)를 생성할 수 있다. RAM 장치(1251z)는 밸류 데이터(VD)에 대응하는 패리티(PD)를 저장할 수 있다. 패리티(PD)는 메모리 블록(1251)으로부터 밸류 데이터(VD)가 읽힐 때 밸류 데이터(VD)의 오류를 검사하기 위해 참조될 수 있다. ECC 처리기(1253b)는 패리티(PD)를 참조하여, 읽힌 밸류 데이터(VD)에 대해 ECC 디코딩을 수행할 수 있다.

도 2를 참조하여 언급된 것과 같이, 오브젝트 스토리지(1250)는 ECC 관련 데이터를 저장하기 위한 공간을 준비할 수 있다. 도 3의 예시적인 구성에서, RAM 장치(1251z)가 ECC 관련 데이터(예컨대, 패리티(PD))를 저장하기 위한 공간으로서 이용될 수 있다. 예로서, RAM 장치(1251z)는 패리티(PD), 및 밸류 데이터(VD)의 오류를 검사하기 위해 패리티(PD)와 함께 참조되는 정보(예컨대, ECC를 위한 메타데이터)만을 저장할 수 있다.

도 3의 예시적인 구성에 따르면, 메모리 블록(1251)은 밸류 데이터(VD)를 저장하기 위한 RAM 장치들(1251a, 1251b, 1251c, 1251d, 1251e, 1251f, 1251g, 1251n) 뿐만 아니라, ECC를 위한 추가의 RAM 장치(1251z)를 포함할 수 있다. 예로서, 오브젝트 스토리지(1250)가 DRAM을 채용하는 경우, DRAM은 여분의(Spare) 메모리 영역을 포함하지 않기 때문에, 추가의 RAM 장치(1251z)가 요구될 수 있다.

그러나, 도 3의 예시적인 구성에 따르면, 추가의 RAM 장치(1251z) 때문에, 메모리 블록(1251)에 의해 차지되는 면적이 증가할 수 있다. 나아가, 패리티(PD)가 밸류 데이터(VD)와 함께 메모리 블록(1251)에서 관리되기 때문에, 데이터 입도(Granularity)가 떨어질 수 있다. 게다가, 메모리 컨트롤러(1253)는 밸류 데이터(VD)와 패리티(PD)를 결합하고 분리하기 위한 회로 로직을 더 포함하기 때문에, 메모리 컨트롤러(1253)에 의해 차지되는 면적이 증가할 수 있다.

도 4는 도 2의 오브젝트 스토리지의 키-밸류 맵핑 정보에서 패리티를 관리하기 위한 예시적인 구성을 보여주는 개념도이다. 더 나은 이해를 돕기 위해, 도 2가 도 4와 함께 참조될 것이다.

도 2를 참조하여 설명된 것과 같이, 오브젝트 스토리지(1250)는 메모리 블록(1251)을 포함할 수 있다. 메모리 블록(1251)에 포함되는 메모리 장치들의 예로서, 도 4는 8개의 RAM 장치들(1251a, 1251b, 1251c, 1251d, 1251e, 1251f, 1251g, 1251n)을 보여준다.

도 2를 참조하여 설명된 것과 같이, 오브젝트 스토리지(1250)는 메모리 컨트롤러(1253)를 통해 밸류를 호스트(1100)로부터 수신할 수 있다. RAM 장치들(1251a, 1251b, 1251c, 1251d, 1251e, 1251f, 1251g, 1251n)은 밸류 데이터(VD)를 저장할 수 있다. 도 3의 예시적인 구성과 유사하게, RAM 장치들(1251a, 1251b, 1251c, 1251d, 1251e, 1251f, 1251g, 1251n)은 밸류 데이터(VD)를 ECC 단위로 저장할 수 있다.

ECC 처리기(1253b)는 밸류 데이터(VD)에 대해 ECC 인코딩을 수행하여, 패리티를 생성할 수 있다. 도 2를 참조하여 언급된 것과 같이, 오브젝트 스토리지(1250)는 ECC 관련 데이터를 저장하기 위한 공간을 준비할 수 있다. 도 4의 예시적인 구성에서, ECC 처리기(1253b)에 의해 생성된 패리티는 키-밸류 맵핑 정보에서 관리될 수 있다.

도 2를 참조하여 설명된 것과 같이, 키-밸류 맵핑 관리기(1253a)는 밸류와 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리할 수 있다. 예로서, 키-밸류 맵핑 정보는 테이블의 형태로 관리될 수 있고, 도 4는 키-밸류 맵핑 정보를 포함하는 키-밸류 맵핑 테이블(TAB2)을 보여준다. 다만, 도 2를 참조하여 언급된 것과 같이, 키-밸류 맵핑 정보를 관리하기 위한 형태는 다양하게 변경 또는 수정될 수 있다.

도 4의 예시적인 구성에서, 키-밸류 맵핑 테이블(TAB2)은 키와 밸류 사이의 대응 관계에 관한 정보뿐만 아니라, 패리티 및 메타데이터(예로서, ECC 처리기(1253b)에 의해 참조될 수 있는 메타데이터)에 관한 정보를 더 포함할 수 있다.

몇몇 실시 예에서, 키-밸류 맵핑 테이블(TAB2)은 패리티 및 메타데이터를 밸류 및 키에 대응시켜 관리할 수 있다. 키-밸류 맵핑 테이블(TAB2)에서 패리티 및 메타데이터를 관리하기 위해, ECC 처리기(1253b)가 키 밸류 맵핑 테이블(TAB2)에 직접 액세스할 수 있다. 또는, ECC 처리기(1253b)가 키-밸류 맵핑 관리기(1253a)와 통신할 수 있고, 키-밸류 맵핑 관리기(1253a)를 통해 패리티 및 메타데이터를 키-밸류 맵핑 테이블(TAB2)에 삽입할 수 있다.

예로서, 키-밸류 맵핑 테이블(TAB2)은 키(0xaaa)가 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하도록 관리될 수 있다. 나아가, 키-밸류 맵핑 테이블(TAB2)에서, 밸류(V1)를 위한 패리티(PD1) 및 메타데이터(MD1)는 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스 및 키(Oxaaa)에 대응할 수 있다.

예로서, 오브젝트 스토리지(1250)는 메모리 컨트롤러(1253)를 통해 호스트(1100)로부터 키(0xaaa) 및 밸류(V1)를 수신할 수 있다. 밸류(V1)에 대응하는 데이터는 메모리 블록(1251)에 저장될 수 있고, 키-밸류 맵핑 관리기(1253a)는 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스 및 키(0xaaa)를 키-밸류 맵핑 테이블(TAB2)에서 관리할 수 있다.

나아가, ECC 처리기(1253b)는 밸류(V1)에 대응하는 데이터에 대해 ECC 인코딩을 수행하여, 패리티(PD1)를 생성할 수 있다. 패리티(PD1) 및 메타데이터(MD1)는 키-밸류 맵핑 테이블(TAB2)에서 관리될 수 있다. 메타데이터(MD1)는 호스트(1100)로부터 제공될 수 있고, 밸류(V1)에 관한 정보(예컨대, 밸류(V1)에 대응하는 데이터의 크기, 밸류(V1)가 생성된 시각 등)를 포함할 수 있다.

예로서, 오브젝트 스토리지(1250)는 메모리 컨트롤러(1253)를 통해 호스트(1100)로부터 키(0xaaa)와 함께 밸류(V1)의 읽기 요청을 수신할 수 있다. 메모리 컨트롤러(1253)는 키-밸류 맵핑 테이블(TAB2)의 키(0xaaa)를 참조하여, 밸류(V1)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스를 인지할 수 있다. 메모리 컨트롤러(1253)는 인지된 어드레스의 메모리 영역으로부터 밸류(V1)에 대응하는 데이터를 읽을 수 있다.

나아가, ECC 처리기(1253b)는 키-밸류 맵핑 테이블(TAB2)에 저장된 패리티(PD1) 및 메타데이터(MD1)를 참조하여, 밸류(V1)에 대응하는 읽힌 데이터에 대해 ECC 디코딩을 수행할 수 있다. ECC 처리기(1253b)는 ECC 디코딩의 결과에 기초하여, 읽힌 데이터의 오류를 검사하고 정정할 수 있다. 메모리 컨트롤러(1253)는 ECC 처리기(1253b)에 의해 검사되고 정정된 데이터에 기초하여, 밸류(V1)를 호스트(1100)로 출력할 수 있다.

이러한 방식으로, 키-밸류 맵핑 테이블(TAB2)은 키(0xbbb)가 밸류(V2)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하도록 관리될 수 있다. 나아가, 키-밸류 맵핑 테이블(TAB2)에서, 밸류(V2)를 위한 패리티(PD2) 및 메타데이터(MD2)는 밸류(V2)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스 및 키(Oxbbb)에 대응할 수 있다.

유사하게, 키-밸류 맵핑 테이블(TAB2)은 키(0xfff)가 밸류(Vp)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스와 대응하도록 관리될 수 있다. 나아가, 키-밸류 맵핑 테이블(TAB2)에서, 밸류(Vp)를 위한 패리티(PDp) 및 메타데이터(MDp)는 밸류(Vp)에 대응하는 데이터를 저장하는 메모리 영역의 어드레스 및 키(Oxfff)에 대응할 수 있다.

도 4의 예시적인 구성에 따르면, 패리티(PD1, PD2, 또는 PDp)는 밸류 데이터(VD)와 독립적으로 저장되고 관리될 수 있다. 따라서, 도 3의 예시적인 구성에 비해, 메모리 블록(1251)이 ECC를 위한 추가의 RAM 장치를 포함하지 않을 수 있다. 이는 메모리 블록(1251)에 의해 차지되는 면적을 감소시킬 수 있다.

나아가, 패리티들(PD1, PD2, PDp)이 밸류 데이터(VD)와 별개로 관리되고 저장되기 때문에, 데이터 입도가 보장될 수 있고 데이터가 효율적으로 관리될 수 있다. 게다가, 메모리 컨트롤러(1253)는 밸류 데이터(VD)와 패리티(PD1, PD2, 또는 PDp)를 결합하고 분리하기 위한 회로 로직을 포함하지 않을 수 있기 때문에, 메모리 컨트롤러(1253)에 의해 차지되는 면적이 감소할 수 있고 동작 성능이 향상될 수 있다. 메모리 블록(1251) 및 메모리 컨트롤러(1253)의 크기가 감소하고 추가의 장치/회로가 생략됨에 따라, 오브젝트 스토리지(1250)를 제작하는 데에 낮은 비용이 요구될 수 있다.

도 5는 도 4의 예시적인 구성에 따라 키-밸류 맵핑 정보에 패리티를 저장하기 위한 도 2의 메모리 컨트롤러의 예시적인 구성을 보여주는 개념도이다. 더 나은 이해를 돕기 위해, 도 2가 도 5와 함께 참조될 것이다.

위에서 설명된 것과 같이, 오브젝트 스토리지(1250)는 메모리 컨트롤러(1253)를 통해 호스트(1100)와 키, 밸류, 및 메타데이터를 교환할 수 있다. 몇몇 실시 예에서, 메모리 컨트롤러(1253)는 키, 밸류, 및 메타데이터를 처리하기 위해, 키-밸류 맵핑 관리기(1253a) 및 ECC 처리기(1253b)를 포함할 수 있다.

키-밸류 맵핑 관리기(1253a)는 밸류와 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리할 수 있다. 예로서, 키-밸류 맵핑 정보는 테이블의 형태로 관리될 수 있고, 도 5는 키-밸류 맵핑 정보를 포함하는 키-밸류 맵핑 테이블(TAB3)을 보여준다. 다만, 도 2를 참조하여 언급된 것과 같이, 키-밸류 맵핑 정보를 관리하기 위한 형태는 다양하게 변경 또는 수정될 수 있다.

키-밸류 맵핑 관리기(1253a)는 호스트(1100)로부터 제공되는 키를 수신할 수 있다. 도 2 및 도 4에 나타낸 키-밸류 맵핑 테이블들(TAB1, TAB2)을 참조하면, 키-밸류 맵핑 관리기(1253a)는 수신된 키 자체를 키-밸류 맵핑 정보에서 관리할 수 있다. 한편, 몇몇 실시 예에서, 키-밸류 맵핑 관리기(1253a)는 수신된 키를 변환(Transform)할 수 있고, 변환된 키를 키-밸류 맵핑 정보에서 관리할 수 있다.

몇몇 실시 예에서, 키-밸류 맵핑 관리기(1253a)는 해시 모듈(Hash Module, 1253a1)을 포함할 수 있다. 해시 모듈(1253a1)은 수신된 키에 대해 해시 연산을 수행할 수 있다. 해시 모듈(1253a1)은 해시 연산에 의해 해시를 생성할 수 있다. 해시는 수신된 키에 대응하는 데이터로서 키-밸류 맵핑 정보에 포함될 수 있다.

예로서, 해시 연산은 특정 값을 더 짧은 길이(또는, 크기)의 값으로 변환하기 위해 수행될 수 있다. 해시 모듈(1253a1)은 수신된 키의 길이(또는, 크기)를 감소시키기 위해 채용될 수 있다. 따라서, 수신된 키 자체를 저장하는 것에 비해, 해시 모듈(1253a1)을 채용하는 것은 키-밸류 맵핑 정보가 액세스되는 경우에 발생하는 레이턴시(Latency)를 단축시킬 수 있다.

예로서, 키-밸류 맵핑 관리기(1253a)는 키-밸류 맵핑 테이블(TAB3)의 해시 필드(Field)에 해시(몇몇 경우, 키 그 자체)를 저장할 수 있다. 예로서, 키-밸류 맵핑 관리기(1253a)는 호스트(1100)로부터 제공되는 메타데이터를 키-밸류 맵핑 테이블(TAB3)의 메타데이터 필드에 저장할 수 있다. 몇몇 경우, 키-밸류 맵핑 관리기(1253a)는 제공된 메타데이터로부터 ECC 처리기(1253b)에 의해 참조될 메타데이터를 추출할 수 있고, 추출된 메타데이터를 키-밸류 맵핑 테이블(TAB3)에서 관리할 수 있다.

ECC 처리기(1253b)는 호스트(1100)로부터 제공되는 밸류를 수신할 수 있다. ECC 처리기(1253b)는 수신된 밸류에 대해 ECC 인코딩을 수행할 수 있는 ECC 인코딩 블록(1253b1)을 포함할 수 있다. 몇몇 경우, ECC 처리기(1253b)는 호스트(1100)로부터 제공되는 메타데이터를 수신할 수 있다. 예로서, ECC 인코딩 블록(1253b1)은 메타데이터를 참조하여, 수신된 밸류에 대해 ECC 인코딩을 수행할 수 있다. ECC 처리기(1253b)는 ECC 인코딩에 의해 패리티를 생성할 수 있다.

도 4를 참조하여 설명된 것과 같이, 패리티는 키-밸류 맵핑 정보(예컨대, 키-밸류 맵핑 테이블(TAB3))에서 관리될 수 있다. 예로서, 패리티는 키-밸류 맵핑 테이블(TAB3)의 패리티 필드에 저장될 수 있다. 여기서, 도 4를 참조하여 설명된 것과 같이, 패리티는 해시 및 밸류에 대응하도록 키-밸류 맵핑 정보에 포함될 수 있다.

ECC 처리기(1253b)는 패리티를 키-밸류 맵핑 정보에서 관리하기 위해, 키-밸류 맵핑 정보에 직접 액세스할 수 있다. 또는, ECC 처리기(1253b)는 키-밸류 맵핑 관리기(1253a)와 통신할 수 있고, 키-밸류 맵핑 관리기(1253a)를 통해 패리티를 키-밸류 맵핑 정보에서 관리할 수 있다.

몇몇 실시 예에서, 메모리 컨트롤러(1253)는 쓰기 버퍼(1253c)를 포함할 수 있다. 호스트(1100)로부터 제공되는 밸류는 메모리 블록(1251)의 메모리 장치들에 저장될 수 있다. 쓰기 버퍼(1253c)는 호스트(1100)로부터 제공되는 밸류를 일시적으로 버퍼링할 수 있다. 이후, 버퍼링된 밸류에 대응하는 밸류 데이터가 메모리 블록(1251)의 메모리 장치들에 저장될 수 있다.

밸류 데이터가 메모리 블록(1251)에 저장된 경우, 메모리 컨트롤러(1253)는 밸류 데이터를 저장하는 메모리 영역의 어드레스를 키-밸류 맵핑 정보에서 관리할 수 있다. 예로서, 어드레스는 키-밸류 맵핑 테이블(TAB3)의 밸류 어드레스 필드에 저장될 수 있다. 여기서, 어드레스는 그 어드레스에 저장된 데이터의 밸류와 함께 호스트(1100)로부터 수신된 키에 대응하도록, 키-밸류 맵핑 정보에 포함될 수 있다.

도 5를 참조하여 설명된 실시 예에 따르면, 키-밸류 맵핑 정보는 키, 밸류, 메타데이터, 및 패리티 사이의 대응 관계와 관련되는 정보를 포함할 수 있다. 예로서, 키-밸류 맵핑 테이블(TAB3)은 해시, 밸류 데이터를 저장하는 메모리 영역의 어드레스, 메타데이터, 및 패리티 사이의 대응 관계를 나타낼 수 있다.

키-밸류 맵핑 테이블(TAB3)이 채용되는 경우, 패리티는 키-밸류 맵핑 테이블(TAB3)에서 관리될 수 있고, 밸류 데이터는 메모리 블록(1251)에 저장될 수 있다. 따라서, 패리티는 밸류 데이터와 별개로 저장될 수 있다. 이러한 실시 예에 따르면, 도 4를 참조하여 설명된 것과 같이, 오브젝트 스토리지(1250)를 제작하는 데에 낮은 비용이 요구될 수 있고, 데이터가 효율적으로 관리될 수 있다. 나아가, 오브젝트 스토리지(1250)의 동작 성능이 향상될 수 있다.

도 6은 도 5의 ECC 인코딩 블록의 예시적인 구성을 보여주는 블록도이다. 더 나은 이해를 돕기 위해, 도 2가 도 6과 함께 참조될 것이다.

ECC 인코딩 블록(1253b1)은 호스트(1100)로부터 제공되는 밸류 및 메타데이터를 수신할 수 있다. ECC 인코딩 블록(1253b1)은 메타데이터를 참조하여, 수신된 밸류에 대해 ECC 인코딩을 수행할 수 있다. ECC 인코딩 블록(1253b1)은 ECC 인코딩에 의해 패리티를 생성할 수 있다.

몇몇 경우, ECC 인코딩 블록(1253b1)은 하나의 ECC 인코더만을 포함할 수 있다. 몇몇 경우, 도 6에 나타낸 것과 같이, ECC 인코딩 블록(1253b1)은 복수의 ECC 인코더(111, 112, 113)를 포함할 수 있다.

ECC 인코더들(111, 112, 113) 각각은 밸류에 대해 ECC 인코딩을 수행하도록 구성될 수 있다. 몇몇 실시 예에서, ECC 인코더들(111, 112, 113)은 상이한 오류 검사/정정 능력(Capability)들을 가질 수 있다. 예로서, ECC 인코더(111)는 1비트 오류와 관련될 수 있는 반면, ECC 인코더(112) 및 ECC 인코더(113)는 각각 2비트 오류 및 3비트 오류와 관련될 수 있다.

몇몇 실시 예에서, ECC 인코더들(111, 112, 113)은 상이한 오류 정정 스킴들을 채용할 수 있다. 예로서, ECC 인코더(111) 및 ECC 인코더(112) 각각은 BCH 코드 스킴을 채용할 수 있는 반면, ECC 인코더(113)는 LDPC 코드 스킴을 채용할 수 있다. 예로서, ECC 인코더들(111, 112, 113) 중 몇몇은 경판정(Hard-decision) 정보만을 생성할 수 있는 반면, 나머지 몇몇은 연판정(Soft-decision) 정보를 생성할 수 있다.

ECC 인코딩 블록(1253b1)은 ECC 선택기(114) 및 출력 선택기(115)를 포함할 수 있다. ECC 선택기(114)는 호스트(1100)로부터 제공된 메타데이터를 참조하여, ECC 인코더들(111, 112, 113) 중 하나를 선택적으로 동작시킬 수 있다.

위에서 설명된 것과 같이, 메타데이터는 밸류에 관한 정보를 포함할 수 있다. 예로서, ECC 선택기(114)는 메타데이터를 참조하여, 밸류 데이터의 크기를 판별할 수 있다. 여기서, 데이터 크기는 데이터 비트열의 길이, 데이터의 용량 등과 같이, 데이터의 양에 관한 정량적인 척도를 의미할 수 있다. ECC 선택기(114)는 ECC 인코더들(111, 112, 113) 중에서, 판별된 크기에 대응하는 오류 검사/정정 능력을 갖는 ECC 인코더를 선택할 수 있다.

또는, ECC 선택기(114)는 메타데이터를 참조하여, 밸류의 속성, 유형, 및/또는 중요도를 판별할 수 있다. ECC 선택기(114)는 ECC 인코더들(111, 112, 113) 중에서, 판별 결과에 대응하는 오류 정정 스킴을 채용한 ECC 인코더를 선택할 수 있다. 예로서, 밸류의 중요도가 높거나 밸류가 많은 오류를 포함할 것으로 예상되는 경우, 더 나은 오류 정정 능력을 갖는 ECC 인코더 또는 연판정 정보를 생성하는 ECC 인코더가 선택될 수 있다.

ECC 인코더들(111, 112, 113) 중에서 선택된 ECC 인코더는 밸류에 대해 ECC 인코딩을 수행할 수 있고, 패리티를 생성할 수 있다. 선택된 ECC 인코더에 의해 생성된 패리티는 출력 선택기(115)를 통해 출력될 수 있다. ECC 선택기(114)는 선택된 ECC 인코더로부터 패리티가 출력되도록 출력 선택기(115)를 제어할 수 있다. 예로서, 출력 선택기(115)는 멀티플렉서(Multiplexer) 회로를 포함할 수 있다.

도 6에 나타낸 예시적인 구성에 따르면, 밸류에 적합한 ECC 인코딩이 수행될 수 있다. 따라서, ECC 인코딩의 유연성 및 효율이 향상될 수 있다. 몇몇 경우, ECC 인코딩의 속도가 향상될 수 있고, ECC 인코딩에 소모되는 전력의 양이 감소할 수 있다.

도 6은 ECC 인코딩 블록(1253b1)이 세 개의 ECC 인코더들(111, 112, 113)을 포함하는 것으로 도시되었다. 그러나, 본 발명은 도 6에 의해 한정되지 않고, ECC 인코딩 블록(1253b1)에 포함되는 ECC 인코더들의 개수는 다양하게 변경 또는 수정될 수 있다.

도 7은 도 4의 예시적인 구성에 따라 키-밸류 맵핑 정보에 저장된 패리티를 참조하기 위한 도 2의 메모리 컨트롤러의 예시적인 구성을 보여주는 개념도이다. 더 나은 이해를 돕기 위해, 도 2가 도 7과 함께 참조될 것이다.

몇몇 경우, 오브젝트 스토리지(1250)는 메모리 컨트롤러(1253)를 통해 호스트(1100)로부터 밸류에 대한 읽기 요청을 수신할 수 있다. 메모리 컨트롤러(1253)는 읽기 요청과 함께, 호스트(1100)로부터 키를 수신할 수 있다.

메모리 컨트롤러(1253)에 포함되는 키-밸류 맵핑 관리기(1253a)는 호스트(1100)로부터 제공되는 키를 수신할 수 있다. 키-밸류 맵핑 관리기(1253a)는 해시 모듈(1253a2)에 의해, 수신된 키에 대해 해시 연산을 수행할 수 있다. 해시 모듈(1253a2)은 도 5의 해시 모듈(1253a1)과 하나의 구성 요소로 구현되거나, 도 5의 해시 모듈(1253a1)과 별개일 수 있다.

키-밸류 맵핑 관리기(1253a)는 비교기(1253a3)를 포함할 수 있다. 비교기(1253a3)는 해시 모듈(1253a2)에 의해 생성된 해시와 키-밸류 맵핑 테이블(TAB3)에 저장된 하나 이상의 해시들을 비교할 수 있다. 비교기(1253a3)는 비교 결과를 출력할 수 있다.

키-밸류 맵핑 테이블(TAB3)에 저장된 해시들 중에서 해시 모듈(1253a2)에 의해 생성된 해시와 일치하는 해시는 읽기 요청된 밸류에 대응할 수 있다. 메모리 컨트롤러(1253)는 비교기(1253a3)의 출력에 기초하여, 키-밸류 맵핑 테이블(TAB3)을 참조할 수 있다. 메모리 컨트롤러(1253)는 키-밸류 맵핑 테이블(TAB3)을 참조하여, 읽기 요청된 밸류에 대응하는 데이터를 저장하는 메모리 영역의 어드레스를 인지할 수 있다. 메모리 컨트롤러(1253)는 메모리 블록(1251)의 인지된 어드레스의 메모리 영역으로 액세스할 수 있다. 메모리 컨트롤러(1253)의 제어에 따라, 액세스된 메모리 영역에 저장된 밸류 데이터가 읽힐 수 있다.

메모리 컨트롤러(1253)에 포함되는 ECC 처리기(1253b)는 메모리 블록(1251)으로부터 읽힌 밸류 데이터를 수신할 수 있다. 나아가, ECC 처리기(1253b)는 키-밸류 맵핑 테이블(TAB3)에 저장된 메타데이터 및 패리티를 수신할 수 있다.

ECC 처리기(1253b)는 메모리 블록(1251)으로부터 읽힌 밸류 데이터에 대해 ECC 디코딩을 수행할 수 있는 ECC 디코딩 블록(1253b2)을 포함할 수 있다. ECC 디코딩 블록(1253b2)은 키-밸류 맵핑 테이블(TAB3)에 저장된 패리티를 참조하여, 밸류 데이터에 대해 ECC 디코딩을 수행할 수 있다. 몇몇 경우, ECC 디코딩 블록(1253b2)은 ECC 디코딩을 수행하고 밸류 데이터의 오류를 검사하기 위해, 키-밸류 맵핑 테이블(TAB3)에 저장된 메타데이터를 더 참조할 수 있다.

ECC 처리기(1253b)는 키-밸류 맵핑 정보에서 관리되는 패리티 및 메타데이터를 수신하기 위해, 키-밸류 맵핑 정보에 직접 액세스할 수 있다. 또는, ECC 처리기(1253b)는 키-밸류 맵핑 관리기(1253a)와 통신할 수 있고, 키-밸류 맵핑 관리기(1253a)를 통해 패리티 및 메타데이터를 수신할 수 있다.

ECC 처리기(1253b)는 후처리기(1253b3)를 포함할 수 있다. 후처리기(1253b3)는 ECC 디코딩 블록(1253b2)의 ECC 디코딩 결과에 기초하여, 밸류 데이터를 처리할 수 있다. 예로서, ECC 디코딩 결과가 메모리 블록(1251)으로부터 읽힌 밸류 데이터에 오류가 있음을 나타내는 경우, 후처리기(1253b3)는 오류를 정정할 수 있다. 예로서, 후처리기(1253b3)는 밸류 데이터의 신뢰성 있는 복제본을 (예로서, 도 1의 불휘발성 메모리 기반 스토리지(1230)로부터) 탐색할 수 있다. 후처리기(1253b3)는 읽기 요청된 밸류를 출력하기 위해 요구되는 다양한 연산을 수행할 수 있다.

몇몇 실시 예에서, 메모리 컨트롤러(1253)는 읽기 버퍼(1253d)를 포함할 수 있다. 읽기 버퍼(1253d)는 ECC 처리기(1253b)로부터 출력되는 밸류 데이터를 일시적으로 버퍼링할 수 있다. 이후, 읽기 버퍼(1253d)에 버퍼링된 밸류 데이터에 기초하여, 메모리 컨트롤러(1253)는 읽기 요청된 밸류를 호스트(1100)로 출력할 수 있다.

도 8은 도 7의 ECC 디코더의 예시적인 구성을 보여주는 블록도이다. 더 나은 이해를 돕기 위해, 도 2가 도 8과 함께 참조될 것이다.

ECC 디코딩 블록(1253b2)은 메모리 블록(1251)으로부터 읽힌 밸류 데이터를 수신할 수 있다. 나아가, ECC 디코딩 블록(1253b2)은 키-밸류 맵핑 정보에서 관리되는 패리티 및 메타데이터를 수신할 수 있다. ECC 디코딩 블록(1253b2)은 패리티 및 메타데이터를 참조하여, 밸류 데이터에 대해 ECC 디코딩을 수행할 수 있다. ECC 디코딩 블록(1253b2)은 ECC 디코딩 결과를 출력할 수 있다.

몇몇 경우, ECC 디코딩 블록(1253b2)은 하나의 ECC 디코더만을 포함할 수 있다. 몇몇 경우, 도 8에 나타낸 것과 같이, ECC 디코딩 블록(1253b2)은 복수의 ECC 디코더(121, 122, 123)를 포함할 수 있다.

ECC 디코더들(121, 122, 123) 각각은 패리티를 참조하여 밸류 데이터에 대해 ECC 디코딩을 수행하도록 구성될 수 있다. 몇몇 실시 예에서, ECC 디코더들(121, 122, 123)은 상이한 오류 검사/정정 능력을 가질 수 있다. 예로서, ECC 디코더(121)는 1비트 오류를 정정할 수 있는 반면, ECC 디코더(122) 및 ECC 디코더(123)는 각각 2비트 오류 및 3비트 오류를 정정할 수 있다.

몇몇 실시 예에서, ECC 디코더들(121, 122, 123)은 상이한 오류 정정 스킴들을 채용할 수 있다. 예로서, ECC 디코더(121) 및 ECC 인코더(122) 각각은 BCH 코드 스킴을 채용할 수 있는 반면, ECC 디코더(123)는 LDPC 코드 스킴을 채용할 수 있다. 예로서, ECC 디코더들(121, 122, 123) 중 몇몇은 경판정 정보만을 처리할 수 있는 반면, 나머지 몇몇은 연판정 정보를 처리할 수 있다.

ECC 디코딩 블록(1253b2)은 ECC 선택기(124) 및 출력 선택기(125)를 포함할 수 있다. ECC 선택기(124)는 키-밸류 맵핑 정보에서 관리되는 메타데이터를 참조하여, ECC 인코더들(111, 112, 113) 중 하나를 선택적으로 동작시킬 수 있다. ECC 선택기(124)는 ECC 디코딩 블록(1253b2)에서 처리되는 밸류 데이터에 대응하는 메타데이터를 참조할 수 있다.

예로서, ECC 선택기(124)는 메타데이터를 참조하여, 밸류 데이터의 크기를 판별할 수 있다. ECC 선택기(124)는 ECC 디코더들(121, 122, 123) 중에서, 판별된 크기에 대응하는 오류 검사/정정 능력을 갖는 ECC 디코더를 선택할 수 있다.

또는, ECC 선택기(124)는 메타데이터를 참조하여, 밸류 데이터의 속성, 유형, 및/또는 중요도를 판별할 수 있다. ECC 선택기(124)는 ECC 디코더들(121, 122, 123) 중에서, 판별 결과에 대응하는 오류 정정 스킴을 채용한 ECC 디코더를 선택할 수 있다. 예로서, 밸류의 중요도가 높거나 밸류가 많은 오류를 포함할 것으로 예상되는 경우, 더 나은 오류 정정 능력을 갖는 ECC 디코더 또는 연판정 정보를 생성하는 ECC 디코더가 선택될 수 있다.

ECC 디코더들(121, 122, 123) 중에서 선택된 ECC 디코더는 패리티에 기초하여 밸류 데이터에 대해 ECC 디코딩을 수행할 수 있다. 선택된 ECC 디코더는 밸류 데이터의 오류를 검사(그리고, 몇몇 경우, 정정)할 수 있고, ECC 디코딩 결과를 출력할 수 있다. 선택된 ECC 디코더는 출력 선택기(125)를 통해 ECC 디코딩 결과를 출력할 수 있다. ECC 선택기(124)는 선택된 ECC 디코더가 ECC 디코딩 결과를 출력하도록 출력 선택기(125)를 제어할 수 있다. 예로서, 출력 선택기(125)는 멀티플렉서 회로를 포함할 수 있다.

도 8에 나타낸 예시적인 구성에 따르면, 밸류 데이터에 적합한 ECC 디코딩이 수행될 수 있다. 따라서, ECC 디코딩의 유연성 및 효율이 향상될 수 있다. 몇몇 경우, ECC 디코딩의 속도가 향상될 수 있고, ECC 디코딩에 소모되는 전력의 양이 감소할 수 있다.

도 8은 ECC 디코딩 블록(1253b2)이 세 개의 ECC 디코더들(121, 122, 123)을 포함하는 것으로 도시되었다. 그러나, 본 발명은 도 8에 의해 한정되지 않고, ECC 디코딩 블록(1253b2)에 포함되는 ECC 디코더들의 개수는 다양하게 변경 또는 수정될 수 있다.

도 9는 밸류 데이터의 크기와 도 2의 컨트롤러의 ECC 단위 크기 사이의 관계를 설명하기 위한 개념도이다. 더 나은 이해를 돕기 위해, 도 2가 도 9와 함께 참조될 것이다.

메모리 컨트롤러(1253)의 ECC 처리기(1253b)는 ECC 단위 크기를 갖는 데이터에 대해 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 메모리 블록(1251)의 메모리 장치들에 저장되는 밸류 데이터는 ECC 단위 크기를 가질 수 있다. ECC 처리기(1253b)는 ECC 단위 크기를 갖는 밸류 데이터에 대해 ECC 인코딩을 수행하여, 패리티를 생성할 수 있다.

그러나, 몇몇 경우, 메모리 컨트롤러(1253)는 ECC 단위 크기를 갖지 않는 밸류를 호스트(1100)로부터 수신할 수 있다. 예로서, 메모리 컨트롤러(1253)는 ECC 단위 크기보다 작은 크기를 갖는 밸류를 수신할 수 있다. 예로서, 호스트(1100)는 작은 크기를 갖는 밸류를 오브젝트 스토리지(1250)에 저장하고자 할 수 있다. 이 경우, 예로서, ECC 단위 크기와 밸류 데이터 크기 사이에 공백(VCN) 만큼의 차이가 발생할 수 있다.

이러한 차이가 발생하는 경우, ECC 처리기(1253b)는 ECC 단위 크기보다 작은 크기를 갖는 밸류에 대해 ECC 연산(즉, ECC 인코딩 및/또는 ECC 디코딩)을 수행하지 않을 수 있다. 따라서, 메모리 컨트롤러(1253)는 작은 크기의 밸류에 대해 ECC 연산을 수행하기 위해, 밸류의 크기를 ECC 단위 크기로 조정(Align)할 수 있다. 데이터 크기의 조정은 도 10 및 도 11을 참조하여 설명될 것이다.

도 10은 도 2의 오브젝트 스토리지에서 수행될 수 있는 읽기-수정-쓰기(Read-Modify-Write) 동작을 설명하는 개념도이다. 더 나은 이해를 돕기 위해, 도 2가 도 10과 함께 참조될 것이다. 나아가, 이하의 설명에서, 오브젝트 스토리지(1250)가 DRAM을 채용하는 것으로 가정될 것이다.

시각 t0에서, 메모리 컨트롤러(1253)는 호스트(1100)로부터 밸류를 수신할 수 있다. 예로서, 수신된 밸류의 크기는 ECC 단위 크기보다 작을 수 있다. 예로서, 밸류 크기와 ECC 단위 크기 사이에 공백(VCN) 만큼의 차이가 발생할 수 있다.

시각 t1에서, 메모리 컨트롤러(1253)는 메모리 블록(1251)에 포함되는 특정 메모리 장치로 행 액세스 신호(예컨대, RAS(Row Access Strobe) 커맨드)를 전송할 수 있다. 나아가, 시각 t2에서, 메모리 컨트롤러(1253)는 특정 메모리 장치로 열 액세스 신호(예컨대, CAS(Column Access Strobe) 커맨드) 및 읽기 요청 신호(예컨대, 읽기 커맨드)를 전송할 수 있다.

이에 따라, 메모리 컨트롤러(1253)는 특정 메모리 장치에 저장된 데이터가 출력되도록 특정 메모리 장치를 제어할 수 있다. 예로서, 특정 메모리 장치에 기존에 저장되었던 데이터(PRE)가 메모리 블록(1251)으로부터 읽힐 수 있다.

시각 t3에서, 메모리 컨트롤러(1253)는 수정된 밸류를 생성할 수 있다. 수정된 밸류는 시각 t2에서 메모리 블록(1251)으로부터 읽힌 데이터(PRE)를, 호스트(1100)로부터 수신된 밸류에 덧붙임으로써 생성될 수 있다. 데이터(PRE)는 공백(VCN) 만큼의 차이를 채울 수 있다. 따라서, 수정된 밸류는 ECC 단위 크기를 가질 수 있고, 메모리 컨트롤러(1253)는 수정된 밸류에 대해 ECC 인코딩을 수행하여 패리티를 생성할 수 있다.

이후, 시각 t4에서, 메모리 컨트롤러(1253)는 특정 메모리 장치로 열 액세스 신호 및 쓰기 요청 신호(예컨대, 쓰기 커맨드)를 전송할 수 있다. 이에 따라, 메모리 컨트롤러(1253)는 수정된 밸류가 특정 메모리 장치에 저장되도록 특정 메모리 장치를 제어할 수 있다.

도 10의 동작에 따르면, 메모리 컨트롤러(1253)는 호스트(1100)로부터 수신된 밸류에 대해 ECC 연산을 수행하기 위해, 메모리 블록(1251)에 기존에 저장되었던 데이터(PRE)를 읽을 수 있다. 데이터(PRE)를 포함하는 수정된 밸류는 ECC 단위 크기를 갖기 때문에, 메모리 컨트롤러(1253)는 수정된 밸류에 대해 ECC 연산을 수행할 수 있다. 그러나, 패리티를 생성하고 수정된 밸류를 저장하기 위해 시각 t2에서 추가의(즉, 불필요한) 읽기 동작이 수행될 수 있다. 게다가, 추가의 읽기 동작에 의해 읽힌 데이터(PRE)에 오류가 없는지 여부를 확인하기 위해, 지연이 더 길어질 수 있다. 추가의 읽기 동작은 오브젝트 스토리지(1250)의 성능을 떨어뜨릴 수 있고, 불필요한 전력 소모를 야기할 수 있다.

도 11은 도 2의 오브젝트 스토리지에서 읽기-수정-쓰기 동작을 생략하기 위해 밸류에 더미 데이터(Dummy Data)를 덧붙이기 위한 예시적인 동작을 설명하는 개념도이다. 더 나은 이해를 돕기 위해, 도 2 및 도 10이 도 11과 함께 참조될 것이다.

시각 t1'에서, 메모리 컨트롤러(1253)는 수정된 밸류를 생성할 수 있다. 수정된 밸류는 호스트(1100)로부터 수신된 밸류에 더미 데이터(DMY)를 덧붙임으로써 생성될 수 있다. 더미 데이터(DMY)는 공백(VCN) 만큼의 차이를 채울 수 있다. 수정된 밸류는 ECC 단위 크기를 가질 수 있고, 메모리 컨트롤러(1253)는 수정된 밸류에 대해 ECC 인코딩을 수행하여 패리티를 생성할 수 있다.

예로서, 더미 데이터(DMY)는 하나 이상의 논리 '0'들을 포함할 수 있다. 또는, 더미 데이터(DMY)는 하나 이상의 논리 '1'들을 포함할 수 있다. 몇몇 경우, 더미 데이터(DMY)는 특정 패턴을 가질 수 있다. 더미 데이터(DMY)는, 메모리 컨트롤러(1253)가 더미 데이터(DMY)를 인지 또는 이해할 수 있도록, 다양하게 변경 또는 수정될 수 있다.

도 10을 참조하여 설명된 동작과 달리, 도 11의 동작은 메모리 블록(1251)에 기존에 저장된 데이터(PRE) 대신 더미 데이터(DMY)를 이용하여 수정된 밸류를 생성할 수 있다. 따라서, 메모리 블록(1251)으로부터 데이터(PRE)를 읽기 위한 추가의 읽기 동작이 생략될 수 있다. 도 11의 동작에 따르면, 오브젝트 스토리지(1250)의 성능이 떨어지는 것이 방지될 수 있고, 불필요한 전력 소모가 감소할 수 있다.

나아가, 몇몇 경우, 수정된 밸류가 생성되고 ECC 인코딩이 수행되는 동안, 메모리 컨트롤러(1253)는 메모리 블록(1251)에 포함되는 특정 메모리 장치로 행 액세스 신호를 전송할 수 있다. 수정된 밸류를 생성하는 것과 병렬로(예컨대, 동시에 또는 함께) 행 액세스 신호를 전송함으로써, 오브젝트 스토리지(1250)의 성능이 더욱 향상될 수 있다. 다만, 몇몇 경우, 수정된 밸류를 생성하는 것은 행 액세스 신호를 전송하는 것과 순차적으로 수행될 수 있다.

이후, 시각 t2'에서, 메모리 컨트롤러(1253)는 특정 메모리 장치로 열 액세스 신호 및 쓰기 요청 신호를 전송할 수 있다. 이에 따라, 메모리 컨트롤러(1253)는 수정된 밸류가 특정 메모리 장치에 저장되도록 특정 메모리 장치를 제어할 수 있다.

도 12는 도 11의 예시적인 동작에 따라 밸류에 더미 데이터를 덧붙이기 위한 도 2의 메모리 컨트롤러의 예시적인 구성을 보여주는 블록도이다. 더 나은 이해를 돕기 위해, 도 2가 도 12와 함께 참조될 것이다.

몇몇 실시 예에서, 메모리 컨트롤러(1253)는 밸류에 더미 데이터를 덧붙이기 위한 "패딩(Padding) 연산"을 수행할 수 있는 데이터 크기 조정기(1253e)를 더 포함할 수 있다. 몇몇 실시 예에서, 데이터 크기 조정기(1253e)는 비교기(131), 버퍼(132), 패딩 연산기(133), 및 출력 선택기(134)를 포함할 수 있다.

위에서 설명된 것과 같이, 메모리 컨트롤러(1253)는 호스트(1100)로부터 밸류 및 메타데이터를 수신할 수 있다. 비교기(131)는 메타데이터를 참조하여, 밸류에 대응하는 데이터의 크기(이하, 밸류 크기)를 판별할 수 있다. 비교기(131)는 밸류 크기와 ECC 단위 크기를 비교할 수 있다.

비교기(131)는 비교 결과를 출력할 수 있다. 비교 결과는 밸류 크기가 ECC 단위 크기와 동일함을 나타낼 수 있다. 또는, 비교 결과는 밸류 크기가 ECC 단위 크기보다 작음을 나타낼 수 있다.

버퍼(132)는 호스트(1100)로부터 제공되는 밸류를 수신할 수 있다. 버퍼(132)는 수신된 밸류를 버퍼링할 수 있다. 이후, 버퍼(132)는 버퍼링된 밸류를 출력할 수 있다.

패딩 연산기(133)는 호스트(1100)로부터 제공되는 밸류를 수신할 수 있다. 패딩 연산기(133)는 밸류에 더미 데이터를 덧붙일 수 있다. 이에 따라, 패딩 연산기(133)는 수정된 밸류를 출력할 수 있다.

버퍼(132) 및 패딩 연산기(133)는 비교기(131)의 비교 결과에 응답하여 동작할 수 있다. 패딩 연산기(133)는 버퍼(132)와 상보적으로 동작할 수 있다. 예로서, 데이터 크기 조정기(1253e)는 인버터(INV)를 포함할 수 있다. 이러한 예에서, 패딩 연산기(133)를 동작시키기 위한 비교 결과는 버퍼(132)를 동작시키기 위한 비교 결과와 상이할 수 있다.

예로서, 비교기(131)의 비교 결과가, 밸류 크기가 ECC 단위 크기보다 작음을 나타내는 경우, 패딩 연산기(133)가 동작할 수 있다. 밸류 크기가 ECC 단위 크기보다 작은 경우, 패딩 연산기(133)는 밸류가 ECC 단위 크기를 갖도록, 밸류에 더미 데이터를 덧붙일 수 있다. 패딩 연산기(133)는 밸류에 더미 데이터를 덧붙여, 수정된 밸류를 생성할 수 있다.

반면, 예로서, 비교기(131)의 비교 결과가, 밸류 크기가 ECC 단위 크기와 동일함을 나타내는 경우, 버퍼(132)가 동작할 수 있다. 밸류 크기가 ECC 단위 크기와 동일한 경우, 버퍼(132)가 밸류를 버퍼링할 수 있다. 이 경우, 패딩 연산은 수행되지 않을 수 있다.

출력 선택기(134)는 비교기(131)의 비교 결과에 응답하여, 버퍼(132)로부터 제공되는 밸류 및 패딩 연산기(133)로부터 제공되는 수정된 밸류 중 하나를 선택적으로 출력할 수 있다. 출력 선택기(134)의 출력은 메모리 컨트롤러(1253)의 ECC 처리기(1253b) 및 쓰기 버퍼(1253c)로 제공될 수 있다.

ECC 처리기(1253b)는 메타데이터를 참조하여, 출력 선택기(134)로부터 수신된, 밸류 및 수정된 밸류 중 하나에 대해 ECC 인코딩을 수행할 수 있다. 예로서, 밸류 크기가 ECC 단위 크기보다 작은 경우, ECC 처리기(1253b)는 더미 데이터를 포함하는 수정된 밸류에 대한 패리티를 생성할 수 있다. 반면, 밸류 크기가 ECC 단위 크기와 동일한 경우, ECC 처리기(1253b)는 더미 데이터를 포함하지 않는 밸류에 대한 패리티를 생성할 수 있다.

쓰기 버퍼(1253c)는 출력 선택기(134)로부터 수신된, 밸류 및 수정된 밸류 중 하나를 버퍼링할 수 있다. 쓰기 버퍼(1253c)에 버퍼링된 밸류에 대응하는 데이터는 메모리 블록(1251)의 메모리 장치들에 저장될 수 있다. 예로서, 밸류 크기가 ECC 단위 크기보다 작은 경우, 메모리 장치들은 더미 데이터를 포함하는 수정된 밸류에 대응하는 데이터를 저장할 수 있다. 반면, 밸류 크기가 ECC 단위 크기와 동일한 경우, 메모리 장치들은 더미 데이터를 포함하지 않는 밸류에 대응하는 데이터를 저장할 수 있다.

도 13은 도 12의 예시적인 구성에 따른 도 2의 오브젝트 스토리지의 예시적인 동작을 설명하는 흐름도이다. 더 나은 이해를 돕기 위해, 도 2 및 도 12가 도 13과 함께 참조될 것이다.

S110 동작에서, 메모리 컨트롤러(1253)의 데이터 크기 조정기(1253e)는 호스트(1100)로부터 밸류 및 메타데이터를 수신할 수 있다. S120 동작에서, 비교기(131)는 밸류 크기와 ECC 단위 크기를 비교할 수 있다. 비교기(131)는 메타데이터를 참조하여 밸류 크기를 판별할 수 있다.

밸류 크기가 ECC 단위 크기와 동일한 경우, S130 동작이 수행될 수 있다. S130 동작에서, ECC 처리기(1253b) 및 쓰기 버퍼(1253c)는 출력 선택기(134)를 통해, 버퍼(132)에 버퍼링된 밸류를 수신할 수 있다. 여기서, ECC 처리기(1253b) 및 쓰기 버퍼(1253c)는 더미 데이터를 포함하지 않는(즉, 조정되지 않은) 밸류를 수신할 수 있다. 쓰기 버퍼(1253c)는 수신된 밸류를 메모리 블록(1251)으로 제공할 수 있다. ECC 처리기(1253b)는 수신된 밸류에 대해 ECC 인코딩을 수행하여 패리티를 생성할 수 있다.

반면, 밸류 크기가 ECC 단위 크기보다 작은 경우, S140 동작이 수행될 수 있다. S140 동작에서, 패딩 연산기(133)는 밸류에 덧붙여질 더미 데이터를 준비할 수 있다. S150 동작에서, 패딩 연산기(133)는 밸류에 더미 데이터를 덧붙여, 수정된 밸류를 생성할 수 있다. 수정된 밸류는 ECC 단위 크기를 가질 수 있다.

따라서, S160 동작에서, ECC 처리기(1253b) 및 쓰기 버퍼(1253c)는 출력 선택기(134)를 통해, 패딩 연산기(133)로부터 수정된 밸류를 수신할 수 있다. 여기서, ECC 처리기(1253b) 및 쓰기 버퍼(1253c)는 더미 데이터를 포함하는(즉, 조정된) 수정된 밸류를 수신할 수 있다. ECC 처리기(1253b)는 수정된 밸류에 대해 ECC 인코딩을 수행하여, 패리티를 생성할 수 있다. 나아가, 쓰기 버퍼(1253c)는 수정된 밸류를 버퍼링할 수 있고 메모리 블록(1251)으로 제공할 수 있다.

도 14는 도 11의 예시적인 동작에 따라 밸류 데이터에 덧붙여진 더미 데이터를 제거하기 위한 도 2의 메모리 컨트롤러의 예시적인 구성을 보여주는 블록도이다. 더 나은 이해를 돕기 위해, 도 2가 도 14와 함께 참조될 것이다.

메모리 컨트롤러(1253)에 포함되는 데이터 크기 조정기(1253e)는 밸류에 더미 데이터를 덧붙일 수 있을 뿐만 아니라, 밸류 데이터에 덧붙여진 더미 데이터를 제거할 수 있다. 더미 데이터는 원래의 밸류와 무관하게, ECC 연산을 위해 덧붙여질 수 있다. 따라서, 호스트(1100)에 의해 요청된 밸류를 출력하기 위해, 데이터 크기 조정기(1253e)는 더미 데이터를 제거할 수 있다.

몇몇 실시 예에서, 데이터 크기 조정기(1253e)는 비교기(141), 버퍼(142), 더미 제거기(143), 및 출력 선택기(144)를 포함할 수 있다. 데이터 크기 조정기(1253e)는 키-밸류 맵핑 정보에서 관리되는 메타데이터를 수신할 수 있다. 나아가, 데이터 크기 조정기(1253e)는 후처리기(1253b3)로부터 밸류 데이터를 수신할 수 있다.

비교기(141)는 메타데이터를 참조하여, 밸류 크기를 판별할 수 있다. 비교기(141)는 밸류 크기와 ECC 단위 크기를 비교할 수 있다. 비교기(141)는 비교 결과를 출력할 수 있다. 비교 결과는 밸류 크기가 ECC 단위 크기와 동일함을 나타낼 수 있다. 또는, 비교 결과는 밸류 크기가 ECC 단위 크기보다 작음을 나타낼 수 있다.

버퍼(142)는 후처리기(1253b3)로부터 밸류 데이터를 수신할 수 있다. 버퍼(142)는 수신된 밸류 데이터를 버퍼링할 수 있다. 이후, 버퍼(142)는 버퍼링된 밸류 데이터를 출력할 수 있다.

더미 제거기(143)는 후처리기(1253b3)로부터 밸류 데이터를 수신할 수 있다. 더미 데이터가 밸류 데이터에 덧붙여진 경우, 더미 제거기(143)는 밸류 데이터로부터 더미 데이터를 제거할 수 있다. 예로서, 더미 제거기(143)는 메타데이터를 참조하여, 밸류 데이터에서 더미 데이터를 제외한 유의미한 데이터 부분의 크기를 판별할 수 있다. 따라서, 더미 제거기(143)는 더미 부분을 식별할 수 있다. 더미 제거기(143)는 식별된 더미 부분의 더미 데이터를 제거할 수 있다. 이에 따라, 더미 제거기(143)는 더미가 제거된 밸류 데이터를 생성할 수 있다.

버퍼(142) 및 더미 제거기(143)는 비교기(141)의 비교 결과에 응답하여 동작할 수 있다. 더미 제거기(143)는 버퍼(142)와 상보적으로 동작할 수 있다. 예로서, 데이터 크기 조정기(1253e)는 인버터(INV)를 포함할 수 있다. 이러한 예에서, 더미 제거기(143)를 동작시키기 위한 비교 결과는 버퍼(142)를 동작시키기 위한 비교 결과와 상이할 수 있다.

예로서, 비교기(141)의 비교 결과가, 밸류 크기가 ECC 단위 크기보다 작음을 나타내는 경우, 더미 제거기(143)가 동작할 수 있다. 밸류 크기가 ECC 단위 크기보다 작은 경우, 더미 제거기(143)는 밸류 데이터로부터 더미 데이터를 제거할 수 있다. 반면, 예로서, 비교기(141)의 비교 결과가, 밸류 크기가 ECC 단위 크기와 동일함을 나타내는 경우, 버퍼(142)가 동작할 수 있다. 밸류 크기가 ECC 단위 크기와 동일한 경우, 버퍼(142)가 밸류 데이터를 버퍼링할 수 있다.

출력 선택기(144)는 비교기(141)의 비교 결과에 응답하여, 버퍼(142)로부터 제공되는 밸류 데이터 및 더미 제거기(143)로부터 제공되는 더미가 제거된 밸류 데이터 중 하나를 선택적으로 출력할 수 있다. 출력 선택기(144)의 출력은 메모리 컨트롤러(1253)의 읽기 버퍼(1253d)로 제공될 수 있다.

읽기 버퍼(1253d)는 출력 선택기(144)로부터 수신된, 밸류 데이터 및 더미가 제거된 밸류 데이터 중 하나를 버퍼링할 수 있다. 메모리 컨트롤러(1253)는 읽기 버퍼(1253d)에 버퍼링된 밸류 데이터에 기초하여, 호스트(1100)로 밸류를 출력할 수 있다. 예로서, 밸류 크기가 ECC 단위 크기보다 작은 경우, 메모리 컨트롤러(1253)는 더미가 제거된 밸류 데이터에 기초하여, 호스트(1100)로 밸류를 출력할 수 있다. 반면, 밸류 크기가 ECC 단위 크기와 동일한 경우, 메모리 컨트롤러(1253)는 버퍼(142)로부터 제공된 밸류 데이터에 기초하여, 호스트(1100)로 밸류를 출력할 수 있다.

도 15는 도 14의 예시적인 구성에 따른 도 2의 오브젝트 스토리지의 예시적인 동작을 설명하는 흐름도이다. 더 나은 이해를 돕기 위해, 도 2 및 도 14가 도 15와 함께 참조될 것이다.

S210 동작에서, 메모리 컨트롤러(1253)의 데이터 크기 조정기(1253e)는 후처리기(1253b3)로부터 밸류 데이터를 수신할 수 있다. 나아가, 데이터 크기 조정기(1253e)는 키-밸류 맵핑 정보에서 관리되는 메타데이터를 수신할 수 있다. S220 동작에서, 비교기(141)는 밸류 크기와 ECC 단위 크기를 비교할 수 있다. 비교기(141)는 메타데이터를 참조하여 밸류 크기를 판별할 수 있다.

밸류 크기가 ECC 단위 크기와 동일한 경우, S230 동작이 수행될 수 있다. S230 동작에서, 읽기 버퍼(1253d)는 출력 선택기(144)를 통해, 버퍼(142)에 버퍼링된 밸류 데이터를 수신할 수 있다. 여기서, 읽기 버퍼(1253d)는 더미 부분을 포함하지 않는 밸류 데이터를 수신할 수 있다. 따라서, 더미 데이터를 제거하는 과정은 수행되지 않을 수 있다. 읽기 버퍼(1253d)는 밸류 데이터에 기초하여, 호스트(1100)로 밸류를 출력할 수 있다.

반면, 밸류 크기가 ECC 단위 크기보다 작은 경우, S240 동작이 수행될 수 있다. S240 동작에서, 더미 제거기(143)는 메타데이터를 참조하여, 밸류 데이터의 더미 부분을 식별할 수 있다. S250 동작에서, 더미 제거기(143)는 식별된 더미 부분의 더미 데이터를 밸류 데이터로부터 제거할 수 있다.

따라서, S260 동작에서, 읽기 버퍼(1253d)는 출력 선택기(144)를 통해, 더미가 제거된 밸류 데이터를 더미 제거기(143)로부터 수신할 수 있다. 읽기 버퍼(1253d)는 더미가 제거된 밸류 데이터에 기초하여, 호스트(1100)로 밸류를 출력할 수 있다.

도 16은 도 1의 불휘발성 메모리 기반 스토리지에 포함되는 불휘발성 메모리를 보여주는 블록도이다.

몇몇 실시 예에서, 도 1의 불휘발성 메모리 기반 스토리지(1230)는 반도체 플래시 메모리를 포함하는 SSD와 같은 스토리지를 포함할 수 있다. 이러한 실시 예에서, 불휘발성 메모리 기반 스토리지(1230)는 데이터를 저장하기 위해 하나 이상의 불휘발성 메모리들을 포함할 수 있다. 나아가, 불휘발성 메모리 기반 스토리지(1230)는 불휘발성 메모리의 동작을 제어하기 위해 메모리 컨트롤러를 포함할 수 있다.

예로서, 불휘발성 메모리 기반 스토리지(1230)에 포함되는 불휘발성 메모리는 불휘발성 메모리(2100)를 포함할 수 있다. 불휘발성 메모리(2100)는 메모리 셀 어레이(2100a), 어드레스 디코더(2100b), 제어 로직 및 전압 발생기(2100c), 페이지 버퍼(2100d), 및 입출력 회로(2100e)를 포함할 수 있다.

메모리 셀 어레이(2100a)는 복수의 메모리 블록(BLK1 내지 BLKz)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 셀 스트링을 포함할 수 있다. 셀 스트링들 각각은 복수의 메모리 셀을 포함할 수 있다. 메모리 셀들은 각각 복수의 워드 라인(WL)과 연결될 수 있다. 메모리 셀들 각각은 1비트를 저장하는 단일 레벨 셀(Single Level Cell) 또는 적어도 2비트를 저장하는 멀티 레벨 셀(Multi Level Cell)을 포함할 수 있다.

실시 예로서, 메모리 셀 어레이(2100a)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 관련된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀 어레이들의 하나 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 관련된 회로는 기판 내에 또는 기판 위에 배치될 수 있다. "모놀리식(Monolithical)"이라는 용어는, 3차원 메모리 어레이의 각 레벨의 층들이 3차원 메모리 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.

실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 갖고 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함할 수 있다. 적어도 하나의 메모리 셀은 전하 트랩(Charge Trap) 층을 포함할 수 있다. 수직 NAND 스트링들 각각은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조로 구성되고 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.

3차원 메모리 어레이가 복수의 레벨로 구성되고, 레벨들 사이에 공유되는 워드 라인들 또는 비트 라인들이 구비되는 것과 같이, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 이 공보들은 본 발명의 참조로서 포함된다.

어드레스 디코더(2100b)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(2100a)와 연결될 수 있다. 어드레스 디코더(2100b)는 메모리 컨트롤러로부터 어드레스(ADDR_S')를 수신하고, 수신된 어드레스(ADDR_S')를 디코딩할 수 있다. 어드레스 디코더(2100b)는 디코딩된 어드레스(ADDR_S')에 기초하여 워드 라인들(WL) 중 적어도 하나를 선택하고, 선택된 적어도 하나의 워드 라인을 구동할 수 있다.

제어 로직 및 전압 발생기(2100c)는 메모리 컨트롤러로부터 커맨드(CMD_S') 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직 및 전압 발생기(2100c)는 수신된 신호들에 응답하여 어드레스 디코더(2100b), 페이지 버퍼(2100d), 및 입출력 회로(2100e)를 제어할 수 있다. 예로서, 제어 로직 및 전압 발생기(2100c)는 커맨드(CMD_S') 및 제어 신호(CTRL)에 응답하여, 메모리 컨트롤러로부터 제공된 쓰기 데이터(DATA)가 메모리 셀 어레이(2100a)에 저장되거나 메모리 셀 어레이(2100a)에 저장된 읽기 데이터(DATA)가 읽히도록, 디코더(2100b), 페이지 버퍼(2100d), 및 입출력 회로(2100e)를 제어할 수 있다.

제어 로직 및 전압 발생기(2100c)는 불휘발성 메모리(2100)를 동작시키기 위해 이용되는 여러 전압을 생성할 수 있다. 예로서, 제어 로직 및 전압 발생기(2100c)는 복수의 프로그램 전압, 복수의 패스 전압, 복수의 선택 읽기 전압, 복수의 비선택 읽기 전압, 복수의 소거 전압, 및 복수의 검증 전압을 생성할 수 있다. 제어 로직 및 전압 발생기(2100c)는 생성된 전압들을 어드레스 디코더(2100b)로 제공하거나 메모리 셀 어레이(2100a)의 기판으로 제공할 수 있다.

페이지 버퍼(2100d)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(2100a)와 연결될 수 있다. 페이지 버퍼(2100d)는 제어 로직 및 전압 발생기(2100c)의 제어에 따라, 입출력 회로(2100e)로부터 제공된 쓰기 데이터(DATA)가 메모리 셀 어레이(2100a)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(2100d)는 제어 로직 및 전압 발생기(2100c)의 제어에 따라 메모리 셀 어레이(2100a)에 저장된 읽기 데이터를 읽고, 읽힌 데이터를 입출력 회로(2100e)로 제공할 수 있다. 예로서, 페이지 버퍼(2100d)는 입출력 회로(2100e)로부터 페이지 단위로 데이터를 제공받거나, 메모리 셀 어레이(2100a)로부터 페이지 단위로 데이터를 읽을 수 있다. 실시 예로서, 페이지 버퍼(2100d)는 메모리 셀 어레이(2100a)로부터 읽힌 데이터 또는 입출력 회로(2100e)로부터 제공된 데이터를 임시로 저장하기 위한 데이터 래치들을 포함할 수 있다.

입출력 회로(2100e)는 메모리 컨트롤러와 같은 외부 장치로부터 쓰기 데이터(DATA)를 제공받고, 제공받은 쓰기 데이터(DATA)를 페이지 버퍼(2100d)로 제공할 수 있다. 또는, 입출력 회로(2100e)는 페이지 버퍼(2100d)로부터 읽기 데이터(DATA)를 제공받고, 제공받은 읽기 데이터(DATA)를 메모리 컨트롤러와 같은 외부 장치로 제공할 수 있다. 예로서, 입출력 회로(2100e)는 제어 신호(CTRL)와 동기하여 외부 장치와 데이터(DATA)를 교환할 수 있다.

도 17은 도 16의 메모리 셀 어레이의 한 메모리 블록을 보여주는 개념도이다. 도 17을 참조하여, 3차원 구조의 제 1 메모리 블록(BLK1)이 설명된다. 예로서, 도 17은 도 16의 메모리 셀 어레이(2100a)가 낸드 플래시 메모리를 포함하는 경우를 보여준다. 그러나, 본 발명은 도 17에 의해 제한되지 않는다. 다른 메모리 블록들은 제 1 메모리 블록(BLK1)과 유사하게 구성될 수 있다.

제 1 메모리 블록(BLK1)은 복수의 셀 스트링(CS11, CS12, CS21, CS22)을 포함할 수 있다. 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(Row Direction) 및 열 방향(Column Direction)을 따라 배치되어, 행들 및 열들을 형성할 수 있다. 예로서, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)과 연결되어 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)과 연결되어 제 2 행을 형성할 수 있다. 나아가, 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트 라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터를 포함할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀(MC1 내지 MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미(Dummy) 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예로서, 셀 스트링들(CS11, CS12, CS21, CS22)에 포함되는 복수의 셀 트랜지스터 각각은 전하 트랩 플래시(Charge Trap Flash) 메모리 셀일 수 있다.

메모리 셀들(MC1 내지 MC8)은 직렬로 연결되고, 행 방향 및 열 방향에 의해 형성되는 평면에 수직인 높이 방향(Height Direction)으로 적층될 수 있다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬로 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 메모리 셀들(MC1 내지 MC8) 및 비트 라인(BL) 사이에 제공될 수 있다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬로 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 메모리 셀들(MC1 내지 MC8) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.

예로서, 메모리 셀들(MC1 내지 MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예로서, 메모리 셀들(MC1 내지 MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예로서, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 서로 다른 행의 접지 선택된 트랜지스터들은 서로 다른 접지 선택 라인에 연결될 수 있다. 예로서, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.

예로서, 도면에 나타내지는 않았으나, 기판(미도시)으로부터 동일한 높이에 놓이는 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 서로 다른 높이에 놓이는 접지 선택된 트랜지스터들은 서로 다른 접지 선택 라인에 연결될 수 있다. 예로서, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.

기판 또는 접지 선택된 트랜지스터들(GSTa, GSTb)로부터 동일한 높이에 놓이는 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이에 놓이는 메모리 셀들은 서로 다른 워드 라인에 연결될 수 있다. 예로서, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC1 내지 MC8)은 각각 제 1 내지 제 8 워드라인들(WL1 내지 WL8)에 공통으로 연결될 수 있다.

동일한 높이에 놓이는 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결될 수 있다. 예로서, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결될 수 있다.

유사하게, 동일한 높이에 놓이는 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결될 수 있다. 예로서, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결될 수 있다.

도면에 나타내지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.

예로서, 동일한 높이에 놓이는 더미 메모리 셀들은 동일한 더미 워드 라인과 연결되고, 서로 다른 높이에 놓이는 더미 메모리 셀들은 서로 다른 더미 워드 라인과 연결될 수 있다. 예로서, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드 라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드 라인(DWL2)과 연결될 수 있다.

제 1 메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예로서, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 제 1 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.

예로서, 스트링 선택 라인들(SSL1a, SSL1b)에 턴-온(Turn-on) 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프(Turn-off) 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결될 수 있다. 반면, 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결될 수 있다. 워드 라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중에서, 동일한 높이에 놓인 메모리 셀들이 선택될 수 있다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.

제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC1 내지 MC8)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제 1 메모리 블록(BLK1)의 메모리 셀들(MC1 내지 MC8) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결되는 워드 라인은 플로팅될(Floated) 수 있다.

도 17에 나타낸 제 1 메모리 블록(BLK1)의 구성은 예시적인 것이다. 셀 스트링들의 개수는 증가 또는 감소할 수 있고, 셀 스트링들의 개수에 따라 셀 스트링들에 의해 구성되는 행들 및 열들의 개수가 증가 또는 감소할 수 있다. 나아가, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소할 수 있고, 셀 트랜지스터들의 개수들에 따라 제 1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 뿐만 아니라, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소할 수 있다.

각각의 개념도에 나타낸 구성은 단지 개념적인 관점에서 이해되어야 한다. 본 발명의 이해를 돕기 위해, 개념도에 나타낸 구성 요소 각각의 형태, 구조, 크기 등은 과장 또는 축소되어 표현되었다. 실제로 구현되는 구성은 각각의 개념도에 나타낸 것과 다른 물리적 형상을 가질 수 있다. 각각의 개념도는 구성 요소의 물리적 형상을 제한하기 위한 것이 아니다.

각각의 블록도에 나타낸 장치 구성은 발명의 이해를 돕기 위한 것이다. 각각의 블록은 기능에 따라 더 작은 단위의 블록들로 형성될 수 있다. 또는, 복수의 블록은 기능에 따라 더 큰 단위의 블록을 형성할 수 있다. 즉, 본 발명의 기술 사상은 블록도에 도시된 구성에 의해 한정되지 않는다.

이상에서, 본 발명에 관한 실시 예들을 중심으로 본 발명이 설명되었다. 다만, 본 발명이 속하는 기술 분야의 특성상, 본 발명이 이루고자 하는 목적은 본 발명의 요지를 포함하면서도 위 실시 예들과 다른 형태로 달성될 수 있다. 따라서, 위 실시 예들은 한정적인 것이 아니라 설명적인 측면에서 이해되어야 한다. 즉, 본 발명의 요지를 포함하면서 본 발명과 같은 목적을 달성할 수 있는 기술 사상은 본 발명의 기술 사상에 포함되는 것으로 해석되어야 한다.

따라서, 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 수정 또는 변형된 기술 사상은 본 발명이 청구하는 보호 범위에 포함되는 것이다. 또한, 본 발명의 보호 범위는 위 실시 예들로 한정되는 것이 아니고, 청구항으로부터 읽히는 기술 사상을 커버하는 것으로 이해되어야 한다.

111, 112, 113 : ECC 인코더 121, 122, 123 : ECC 디코더
114, 124 : ECC 선택기 115, 125 : 출력 선택기
131, 141 : 비교기 132, 142 : 버퍼
133 : 패딩 연산기 143 : 더미 제거기
134, 144 : 출력 선택기
1000 : 전자 시스템 1100 : 호스트
1200 : 스토리지 서버 1210 : 프로세서
1230 : 불휘발성 메모리 기반 스토리지
1250 : 오브젝트 스토리지(휘발성 메모리 기반 스토리지)
1251 : 메모리 블록
1251a, 1251b, 1251c, 1251d, 1251e, 1251f, 1251g, 1251n, 1251z : 메모리 장치
1253 : 메모리 컨트롤러 1253a : 키-밸류 맵핑 관리기
1253a1, 1253a2 : 해시 모듈 1253a3 : 비교기
1253b : ECC 처리기 1253b1 : ECC 인코딩 블록
1253b2 : ECC 디코딩 블록 1253b3 : 후처리기
1253c : 쓰기 버퍼 1253d : 읽기 버퍼
1253e : 데이터 크기 조정기 1255 : 워킹 메모리
2100 : 불휘발성 메모리 2100a : 메모리 셀 어레이
2100b : 어드레스 디코더 2100c : 제어 로직 및 전압 발생기
2100d : 페이지 버퍼 2100e : 입출력 회로

Claims

복수의 메모리 장치; 및
밸류(Value) 및 상기 밸류를 식별하기 위해 참조되는 키(Key)를 호스트로부터 수신하고, 상기 복수의 메모리 장치에 상기 수신된 밸류에 대응하는 데이터를 저장하고, 상기 저장된 데이터의 오류를 검사하기 위해 참조되는 패리티를 상기 밸류에 기초하여 생성하고, 상기 수신된 밸류와 상기 수신된 키 사이의 대응 관계와 관련되는 키-밸류 맵핑 정보를 관리하도록 구성되는 메모리 컨트롤러를 포함하되,
상기 메모리 컨트롤러는 상기 패리티를 상기 수신된 밸류 및 상기 수신된 키에 대응시켜 상기 키-밸류 맵핑 정보에서 관리하도록 더 구성되는 오브젝트 스토리지 시스템.
제 1 항에 있어서,
상기 컨트롤러는 상기 패리티를 상기 데이터와 별개로 저장하도록 더 구성되는 오브젝트 스토리지 시스템.
제 1 항에 있어서,
상기 복수의 메모리 장치는 상기 패리티, 및 상기 저장된 데이터의 오류를 검사하기 위해 상기 패리티와 함께 참조되는 정보만을 저장하도록 구성되는 메모리 장치를 포함하지 않는 오브젝트 스토리지 시스템.
제 1 항에 있어서,
상기 메모리 컨트롤러는 상기 수신된 키에 대해 해시 연산을 수행함으로써 해시를 생성하도록 더 구성되고,
상기 생성된 해시는 상기 수신된 키에 대응하는 데이터로서 상기 키-밸류 맵핑 정보에 포함되고,
상기 키-밸류 맵핑 정보는 상기 복수의 메모리 장치에서 상기 저장된 데이터를 저장하는 메모리 영역의 어드레스, 상기 해시, 및 상기 패리티 사이의 대응 관계를 식별하는 오브젝트 스토리지 시스템.
제 1 항에 있어서,
상기 메모리 컨트롤러는, 상기 호스트로부터 수신된 밸류의 메타데이터를 수신하도록 더 구성되되,
상기 메모리 컨트롤러는:
복수의 ECC(Error Correction Code) 인코더; 및
상기 복수의 ECC 인코더 중 어느 하나를 선택적으로 동작시키도록 구성되는 ECC 선택기를 포함하고,
상기 복수의 ECC 인코더 중에서 선택된 ECC 인코더가 상기 수신된 밸류에 기초하여 상기 패리티를 생성하도록 구성되는 오브젝트 스토리지 시스템.
제 5 항에 있어서,
상기 복수의 ECC 인코더는 상이한 오류 검사/정정 능력들을 갖고,
상기 ECC 선택기는, 상기 메타데이터를 참조하여 상기 수신된 밸류에 대응하는 데이터의 크기를 판별하고, 상기 복수의 ECC 인코더 중에서 상기 판별된 크기에 대응하는 오류 검사/정정 능력을 갖는 ECC 인코더를 선택하도록 더 구성되는 오브젝트 스토리지 시스템.
제 1 항에 있어서,
상기 메모리 컨트롤러는, 상기 수신된 밸류에 대응하는 상기 데이터가 상기 메모리 컨트롤러의 ECC 단위 크기를 갖도록, 상기 수신된 밸류에 대응하는 상기 데이터에 더미 데이터를 덧붙여 수정된 밸류를 생성하도록 더 구성되는 오브젝트 스토리지 시스템.
제 7 항에 있어서,
상기 메모리 컨트롤러는:
상기 수신된 밸류에 대응하는 상기 데이터의 크기가 상기 ECC 단위 크기보다 작은 경우, 상기 수신된 밸류에 대응하는 상기 데이터에 상기 더미 데이터를 덧붙여, 상기 수신된 밸류에 대응하는 상기 수정된 데이터를 생성하도록 구성되는 패딩 연산기를 포함하는 오브젝트 스토리지 시스템.
제 8 항에 있어서,
상기 메모리 컨트롤러는 상기 수정된 데이터에 기초하여 상기 패리티를 생성하도록 구성되고,
상기 저장된 데이터는상기 수정된 데이터를 포함하는 오브젝트 스토리지 시스템.
제 8 항에 있어서,
상기 수신된 밸류에 대응하는 상기 데이터의 상기 크기가 상기 ECC 단위 크기와 동일한 경우, 상기 메모리 컨트롤러는 상기 밸류에 대응하는 상기 데이터에 기초하여 상기 패리티를 생성하도록 구성되고,
상기 저장된 데이터는 상기 수신된 밸류에 대응하는 상기 데이터를 저장하도록 구성되는 오브젝트 스토리지 시스템.
밸류(Value)에 대응하는 데이터를 저장하도록 구성되는 복수의 메모리 장치; 및
상기 밸류, 제1 키(Key), 및 패리티 사이의 대응 관계를 식별하는 키-밸류 맵핑 정보를 관리하고, 호스트로부터 키를 수신하고, 상기 수신된 키가 상기 제1 키에 대응하는지 판별하고, 상기 판별에 기초하여, 상기 제1 키와의 대응 관계와 관련되는 상기 키-밸류 맵핑 정보에 의해 식별되는 상기 밸류에 대응되는 상기 데이터를 상기 복수의 메모리 장치로부터 읽고, 상기 읽힌 데이터에 기초하여 상기 밸류를 상기 호스트로 출력하도록 구성되는 메모리 컨트롤러를 포함하되,
상기 메모리 컨트롤러는 상기 밸류와 상기 제1 키의 대응 관계와 관련되는 상기 키-밸류 맵핑 정보에 의해서 식별되는 패리티에 기초하여, 상기 읽힌 데이터의 오류를 검사하도록 더 구성되는 오브젝트 스토리지 시스템.
제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 키-밸류 맵핑 정보를 관리하여 상기 키-밸류 맵핑 정보가 상기 밸류, 상기 제1 키, 상기 패리티, 및 메타데이터 사이의 대응 관계를 식별하고, 그리고
상기 메타 데이터와 함께 상기 패리티를 이용하여 상기 읽힌 데이터의 오류를 검사하도록 더 구성되는 오브젝트 스토리지 시스템.
제 11 항에 있어서,
상기 메모리 컨트롤러는:
복수의 ECC(Error Correction Code) 디코더; 및
상기 읽힌 데이터에 대한 메타데이터에 기초하여 상기 복수의 ECC 디코더 중 어느 하나를 선택적으로 동작시키도록 구성되는 ECC 선택기를 포함하고,
상기 메모리 컨트롤러는 상기 복수의 ECC 디코더 중에서 선택된 ECC 디코더가 상기 패리티에 기초하여 상기 읽힌 데이터의 오류를 검사하도록 더 구성되는 오브젝트 스토리지 시스템.
제 13 항에 있어서,
상기 복수의 ECC 디코더는 상이한 오류 검사/정정 능력들을 갖고,
상기 ECC 선택기는 상기 메타데이터에 기초하여 상기 읽힌 데이터의 크기를 판별하고, 상기 복수의 ECC 디코더 중에서 상기 판별된 크기에 대응하는 오류 검사/정정 능력을 갖는 ECC 디코더를 선택하도록 더 구성되는 오브젝트 스토리지 시스템.
제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 밸류에 대한 메타데이터를 참조하여, 상기 읽힌 데이터에 덧붙여진 더미 데이터를 제거하도록 더 구성되는 오브젝트 스토리지 시스템.
제 15 항에 있어서,
상기 메모리 컨트롤러는:
상기 밸류의 크기가 ECC 단위 크기보다 작은 경우, 상기 읽힌 데이터로부터 상기 더미 데이터를 제거하여, 더미가 제거된 밸류 데이터를 생성하도록 구성되는 더미 제거기를 포함하는 오브젝트 스토리지 시스템.
제 16 항에 있어서,
상기 메모리 컨트롤러는 상기 더미가 제거된 밸류 데이터에 기초하여 상기 밸류를 상기 호스트로 출력하도록 구성되는 오브젝트 스토리지 시스템.
제 16 항에 있어서,
상기 밸류의 상기 크기가 상기 ECC 단위 크기와 동일한 경우, 상기 메모리 컨트롤러는 상기 읽힌 데이터에 기초하여 상기 밸류를 상기 호스트로 출력하도록 구성되는 오브젝트 스토리지 시스템.
하나 이상의 메모리 장치; 및
메모리 컨트롤러를 포함하되,
상기 메모리 컨트롤러는 테이블을 생성하도록 구성되고,
상기 테이블은 밸류 데이터를 식별하는 제1 키를 포함하고, 상기 하나 이상의 메모리 장치에서 상기 밸류 데이터를 저장하는 메모리 영역의 어드레스를 포함하고, 상기 밸류 데이터에 대한 오류 검사를 수행하기 위해 참조되는 패리티 데이터를 포함하고, 그리고 상기 어드레스와 상기 패리티 데이터에 제1 키를 맵핑하고,
상기 메모리 컨트롤러는 호스트로부터 키를 수신하도록 구성되고, 그리고
상기 수신된 키가 상기 제1 키에 대응하는 경우, 상기 메모리 컨트롤러는, 상기 어드레스를 이용하여 하나 이상의 메모리 장치로부터 상기 밸류 데이터를 읽고, 상기 패리티 데이터를 이용하여 상기 읽힌 밸류 데이터에 대해 오류 검사를 수행하고, 상기 읽힌 밸류 데이터를 상기 호스트로 출력하도록 더 구성되는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는:
상기 밸류 데이터의 메타 데이터를 더 포함하는 상기 테이블을 생성하고;
상기 메타 데이터에 기초하여 상기 읽힌 밸류 데이터의 크기를 판별하고;
오류 검사에 응답하여 상기 읽힌 밸류 데이터의 오류가 검출되면, 상기 읽힌 밸류 데이터에 대하여, 상기 판별된 크기에 대응하는 오류 정정 능력을 갖는 오류 검사를 수행하도록 더 구성되는 메모리 시스템.