CN106910480A - 信号处理电路 - Google Patents

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Abstract

本发明公开了一种信号处理电路，用于对驱动芯片的供电电压信号进行信号处理，包括第一反相器、第二反相器、第一电阻和第二电阻，其中，第一电阻、第一反相器和第二反相器串联连接在信号输入端和信号输出端之间；第二电阻连接在第一电阻和第一反相器之间的节点与信号输出端之间，第一反相器和第二反相器均有两个极性相反的晶体管构成，所述信号处理电路在信号输入端的输入电压在预设阈值范围内时，所述信号输出端输出恒定电压。

Description

信号处理电路
技术领域
本发明属于显示器领域，更具体地，涉及一种信号处理电路。
背景技术
由于液晶显示装置具有轻薄、节能、低功耗等优点，已被广泛应用于电视、电脑、手机、数码相机等电子设备中。
图1示出根据现有技术的显示装置的示意性框图。如图1所示，显示装置包括显示面板10、驱动芯片(Driver IC)20、以及电源芯片(Power IC)30。显示面板10虽然未特别进行图示，但是在玻璃基板上呈矩阵状地配置有多个像素，各个像素具有串联连接的薄膜晶体管和液晶元件。对各个像素的液晶元件施加共同电位Vcom。薄膜晶体管的选择端子以列为单位连接于栅极扫描线G1～Gm，薄膜晶体管的信号端子以行为单位连接于在与栅极扫描线G1～Gm交叉的方向上配置的源极数据线S1～Sn。
在图1中，驱动芯片20包括时序控制器21、栅极驱动器22以及源极驱动器23，栅极驱动器22与多条栅极扫描线G1～Gm连接，用于提供栅极电源，源极驱动器23与多条源极数据线S1～Sn连接，用于提供灰阶电压。时序控制器21分别与栅极驱动器22以及源极驱动器23相连接，从而向栅极驱动器22以及源极驱动器23提供各种时序信号。在一个帧周期内，通过以栅极扫描线为单位使像素的薄膜晶体管导通来选择栅极扫描线，在栅极扫描线的每个选择期间(水平显示期间)从源极数据线S1～Sn向液晶元件施加灰度电压。所施加的灰度电压由于薄膜晶体管被截止而在下一次选择之前被保持为液晶元件的电容分量，保持液晶元件的快门(shutter)状态。
液晶显示装置的驱动芯片20还需要外部的电源芯片30提供直流电压+5V或+12V。例如，外部的电源芯片30向驱动芯片20提供源极正压VSP、源极负压VSN、栅极正压VGH以及栅极负压VGL。现有的驱动芯片20不具有抗干扰能力，若提供给驱动芯片20的电源电压信号出现波动或过大时，驱动芯片20可能不能正常工作，导致显示面板10出现闪烁现象，甚至画面异常。更进一步地，电源电压信号过大时，更会可能导致驱动芯片20被烧坏。
发明内容
本发明的目的在于提供一种信号处理电路。
根据本发明的一方面，提供一种信号处理电路，用于对驱动芯片的供电电压信号进行信号处理，包括第一反相器、第二反相器、第一电阻和第二电阻，其中，第一电阻、第一反相器和第二反相器串联连接在信号输入端和信号输出端之间；第二电阻连接在第一电阻和第一反相器之间的节点与信号输出端之间，第一反相器和第二反相器均有两个极性相反的晶体管构成，所述信号处理电路在信号输入端的输入电压在预设阈值范围内时，所述信号输出端输出恒定电压。
优选地，所述第一反相器包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的控制极相连，第一晶体管的第一极与接地端接地，第二晶体管的第二极与第一电压相连，第一晶体管的第二极与第二晶体管的第一极相连。
优选地，所述第一晶体管为NMOS管，第二晶体管为PMOS管。
优选地，所述第二反相器包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的控制极相连，第三晶体管的第一极与接地端接地，第四晶体管的第二极与第一电压相连，第三晶体管的第二极与第四晶体管的第一极相连。
优选地，所述第三晶体管为NMOS管，第四晶体管为PMOS管。
优选地，所述信号处理电路还包括比较器和第五晶体管，其中，所述比较器包括正相输入端、反相输入端、正电源端、负电源端以及输出端，正相输入端与参考电压相连，反相输入端与信号输出端连接，正电源端与第二电压相连，负电源端与接地端连接；第五晶体管的控制极与所述比较器的输出端连接，第一极与接地端连接，第二极与信号输入端连接。
优选地，当所述信号输出端的输出电压大于参考电压时，所述比较器的输出端控制所述第五晶体管导通，使所述信号输入端与接地端相连。
优选地，所述信号处理电路还包括放大器，连接在所述第二反相器和所述信号输出端之间，
其中，所述放大器包括同相输入端、反相输入端以及输出端，所述放大器的同相输入端和输出端均与信号输出端相连，反相输入端与第二反相器相连。
优选地，所述信号处理电路还包括：负载，连接在所述信号输出端和接地端之间。
优选地，所述负载为电流源、电压源或负载电阻。
本发明提供的信号处理电路，用于对驱动芯片的供电电压信号进行信号处理，适用于驱动芯片工作在低电压的情况下，通过两个CMOS反相器和两个电阻对输入信号进行滤波、降噪等处理，提高抗干扰能力。本发明还通过一放大器和一晶体管形成保护电路，当输入电压的波动超出阈值电压时，控制信号输入端与接地端连接，进而保护驱动芯片。更进一步地，在两个COMS反相器后端增加一个放大器，以提高该信号处理电路的带载能力。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的显示装置的示意性框图；
图2示出了根据本发明第一实施例的信号处理电路的电路图；
图3示出了根据本发明第二实施例的信号处理电路的电路图
图4示出了根据本发明第三实施例的信号处理电路的电路图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出了根据本发明第一实施例的信号处理电路的电路图。如图2所示，所述信号处理电路10用于对驱动芯片的供电电压信号进行信号处理，包括第一反相器11、第二反相器12、第一电阻R1和第二电阻R2，。
其中，第一电阻R1、第一反相器11和第二反相器12串联连接在信号输入端Vin和信号输出端Vout之间。
其中，第一反相器11和第二反相器12均有两个极性相反的晶体管构成。
在本实施例中，所述第一反相器11包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1和所述第二晶体管T2的控制极相连，第一晶体管T1的第一极与接地端GND接地，第二晶体管T2的第二极与第一电压V1相连，第一晶体管T1的第二极与第二晶体管T2的第一极相连。
其中，第一晶体管T1和第二晶体管T2的控制极为栅极、第一极为源极、第二极为漏极。所述第一晶体管T1为NMOS管，具有开启电压UTN，其中，UTN>0。当UGS>UTN时，第一晶体管T1处于导通状态，即可变电阻区；当UGS<UTN时，第一晶体管T1处于截止状态。第二晶体管T2为PMOS管，具有开启电压UTP，其中，UTP<0。当UGS<UTP时，第二晶体管T2处于导通状态，即可变电阻区；当UGS>UTP时，第二晶体管T2处于截止状态。其中，第一反相器的阈值电压VTH＝V1/2。
所述第二反相器12包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3和所述第四晶体管T4的控制极相连，第三晶体管T3的第一极与接地端GND接地，第四晶体管T4的第二极与第一电压V1相连，第三晶体管T3的第二极与第四晶体管T4的第一极相连。
其中，第三晶体管T3和第四晶体管T4的控制极为栅极、第一极为源极、第二极为漏极。所述第三晶体管T3为NMOS管，具有开启电压UTN，其中，UTN>0。当UGS>UTN时，第三晶体管T3处于导通状态，即可变电阻区；当UGS<UTN时，第三晶体管T3处于截止状态。第四晶体管T4为PMOS管，具有开启电压UTP，其中，UTP<0。当UGS<UTP时，第四晶体管T4处于导通状态，即可变电阻区；当UGS>UTP时，第四晶体管T4处于截止状态。其中，第二反相器的阈值电压VTH＝V1/2。
第二电阻R2连接在第一电阻R1和第一反相器11之间的节点A与信号输出端Vout之间。
所述信号处理电路在信号输入端的输入电压Vin在预设阈值范围(V+～V_)内时，所述信号输出端输出恒定电压V_，即为高电平；当信号输入端的输入电压Vin不在预设阈值范围内时，所述信号输出端输出0V，即为低电平。
在本实施例中，V_为信号处理电路正常工作时的输入电压，也是源极驱动器正常工作所需的供电电压。V+为信号处理电路异常工作时的启动电压，当输入电压达到V+时，信号处理电路将输入电压Vin拉低使其输出电压输出0V，即输出低电平。
具体地，设第一反相器11和第二反相器12之间的节点为B。当输入电压Vin＝0时，第一反相器11和第二反相器12构成了正反馈电路，输出电压Vout＝0，当输入电压Vin从0逐渐升高，使节点A处的电压VA＝VTH时，第一反相器11进入电压传输特性的工作区，VA上升，节点B处的电压VB下降，输出电压Vout上升，电路的状态转为Vout＝Voh，其中，Voh为反相器的输出高电平。当输入电压Vin逐渐下降时，使节点A处的电压VA＝VTH时，VA下降又是一个正反馈，VA下降，VB上升，Vout下降，Vout＝vol，其中，Voh为反相器的输出低电平。
本发明提供的信号处理电路，用于对驱动芯片的供电电压信号进行信号处理，适用于驱动芯片工作在低电压的情况下，通过两个CMOS反相器和两个电阻对输入信号进行滤波、降噪等处理，提高抗干扰能力。
图3示出了根据本发明第二实施例的信号处理电路的电路图。如图3所示，所述信号处理电路10用于对驱动芯片的供电电压信号进行信号处理，包括第一反相器11、第二反相器12、第一电阻R1、第二电阻R2、比较器U1和第五晶体管T5。
其中，第一电阻R1、第一反相器11和第二反相器12串联连接在信号输入端Vin和信号输出端Vout之间。
其中，第一反相器11和第二反相器12均有两个极性相反的晶体管构成。
在本实施例中，所述第一反相器11包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1和所述第二晶体管T2的控制极相连，第一晶体管T1的第一极与接地端GND接地，第二晶体管T2的第二极与第一电压V1相连，第一晶体管T1的第二极与第二晶体管T2的第一极相连。
其中，第一晶体管T1和第二晶体管T2的控制极为栅极、第一极为源极、第二极为漏极。所述第一晶体管T1为NMOS管，具有开启电压UTN，其中，UTN>0。当UGS>UTN时，第一晶体管T1处于导通状态，即可变电阻区；当UGS<UTN时，第一晶体管T1处于截止状态。第二晶体管T2为PMOS管，具有开启电压UTP，其中，UTP<0。当UGS<UTP时，第二晶体管T2处于导通状态，即可变电阻区；当UGS>UTP时，第二晶体管T2处于截止状态。其中，第一反相器的阈值电压VTH＝V1/2。
所述第二反相器12包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3和所述第四晶体管T4的控制极相连，第三晶体管T3的第一极与接地端GND接地，第四晶体管T4的第二极与第一电压V1相连，第三晶体管T3的第二极与第四晶体管T4的第一极相连。
其中，第三晶体管T3和第四晶体管T4的控制极为栅极、第一极为源极、第二极为漏极。所述第三晶体管T3为NMOS管，具有开启电压UTN，其中，UTN>0。当UGS>UTN时，第三晶体管T3处于导通状态，即可变电阻区；当UGS<UTN时，第三晶体管T3处于截止状态。第四晶体管T4为PMOS管，具有开启电压UTP，其中，UTP<0。当UGS<UTP时，第四晶体管T4处于导通状态，即可变电阻区；当UGS>UTP时，第四晶体管T4处于截止状态。其中，第二反相器的阈值电压VTH＝V1/2。
第二电阻R2连接在第一电阻R1和第一反相器11之间的节点A与信号输出端Vout之间。
所述信号处理电路在信号输入端的输入电压Vin在预设阈值范围(V+～V_)内时，所述信号输出端输出恒定电压V_，即为高电平；当信号输入端的输入电压Vin不在预设阈值范围内时，所述信号输出端输出0V，即为低电平。
在本实施例中，V_为信号处理电路正常工作时的输入电压，也是源极驱动器正常工作所需的供电电压。V+为信号处理电路异常工作时的启动电压，当输入电压达到V+时，信号处理电路将输入电压Vin拉低使其输出电压输出0V，即输出低电平。
具体地，设第一反相器11和第二反相器12之间的节点为B。当输入电压Vin＝0时，第一反相器11和第二反相器12构成了正反馈电路，输出电压Vout＝0，当输入电压Vin从0逐渐升高，使节点A处的电压VA＝VTH时，第一反相器11进入电压传输特性的工作区，VA上升，节点B处的电压VB下降，输出电压Vout上升，电路的状态转为Vout＝Voh，其中，Voh为反相器的输出高电平。当输入电压Vin逐渐下降时，使节点A处的电压VA＝VTH时，VA下降又是一个正反馈，VA下降，VB上升，Vout下降，Vout＝vol，其中，Voh为反相器的输出低电平。
所述比较器U1包括正相输入端、反相输入端、正电源端、负电源端以及输出端，正相输入端与参考电压Vref相连，反相输入端与信号输出端Vout连接，正电源端与第二电压V2相连，负电源端与接地端GND连接。第五晶体管T5的控制极与所述比较器U1的输出端连接，第一极与接地端GND连接，第二极与信号输入端Vin连接。
在本实施例中，当所述信号输出端Vout的输出电压大于参考电压Vref时，所述比较器U1的输出端控制所述第五晶体管T5导通，使所述信号输入端Vin与接地端GND相连。
其中，所述第五晶体管T5为NMOS管，具有开启电压UTN，其中，UTN>0。当UGS>UTN时，第五晶体管T5处于导通状态，即可变电阻区；当UGS<UTN时，第五晶体管T5处于截止状态。当Vout大于Vref时，比较器U1输出高电平，使第五晶体管T5导通，进而使信号输入端Vin与接地端GND相连，此时输入电压Vin＝0。
与第一实施例相比，本实施例增加了一放大器和一晶体管形成保护电路，当输入电压的波动超出阈值电压时，控制信号输入端与接地端连接，进而保护驱动芯片。
图4示出了根据本发明第三实施例的信号处理电路的电路图。如图4所示，所述信号处理电路10用于对驱动芯片的供电电压信号进行信号处理，包括第一反相器11、第二反相器12、第一电阻R1、第二电阻R2、比较器U1、第五晶体管T5和放大器OP1。
其中，第一电阻R1、第一反相器11和第二反相器12串联连接在信号输入端Vin和信号输出端Vout之间。
其中，第一反相器11和第二反相器12均有两个极性相反的晶体管构成。
在本实施例中，所述第一反相器11包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1和所述第二晶体管T2的控制极相连，第一晶体管T1的第一极与接地端GND接地，第二晶体管T2的第二极与第一电压V1相连，第一晶体管T1的第二极与第二晶体管T2的第一极相连。
其中，第一晶体管T1和第二晶体管T2的控制极为栅极、第一极为源极、第二极为漏极。所述第一晶体管T1为NMOS管，具有开启电压UTN，其中，UTN>0。当UGS>UTN时，第一晶体管T1处于导通状态，即可变电阻区；当UGS<UTN时，第一晶体管T1处于截止状态。第二晶体管T2为PMOS管，具有开启电压UTP，其中，UTP<0。当UGS<UTP时，第二晶体管T2处于导通状态，即可变电阻区；当UGS>UTP时，第二晶体管T2处于截止状态。其中，第一反相器的阈值电压VTH＝V1/2。
所述第二反相器12包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3和所述第四晶体管T4的控制极相连，第三晶体管T3的第一极与接地端GND接地，第四晶体管T4的第二极与第一电压V1相连，第三晶体管T3的第二极与第四晶体管T4的第一极相连。
其中，第三晶体管T3和第四晶体管T4的控制极为栅极、第一极为源极、第二极为漏极。所述第三晶体管T3为NMOS管，具有开启电压UTN，其中，UTN>0。当UGS>UTN时，第三晶体管T3处于导通状态，即可变电阻区；当UGS<UTN时，第三晶体管T3处于截止状态。第四晶体管T4为PMOS管，具有开启电压UTP，其中，UTP<0。当UGS<UTP时，第四晶体管T4处于导通状态，即可变电阻区；当UGS>UTP时，第四晶体管T4处于截止状态。其中，第二反相器的阈值电压VTH＝V1/2。
第二电阻R2连接在第一电阻R1和第一反相器11之间的节点A与信号输出端Vout之间。
所述信号处理电路在信号输入端的输入电压Vin在预设阈值范围(V+～V_)内时，所述信号输出端输出恒定电压V_，即为高电平；当信号输入端的输入电压Vin不在预设阈值范围内时，所述信号输出端输出0V，即为低电平。
在本实施例中，V_为信号处理电路正常工作时的输入电压，也是源极驱动器正常工作所需的供电电压。V+为信号处理电路异常工作时的启动电压，当输入电压达到V+时，信号处理电路将输入电压Vin拉低使其输出电压输出0V，即输出低电平。
具体地，设第一反相器11和第二反相器12之间的节点为B。当输入电压Vin＝0时，第一反相器11和第二反相器12构成了正反馈电路，输出电压Vout＝0，当输入电压Vin从0逐渐升高，使节点A处的电压VA＝VTH时，第一反相器11进入电压传输特性的工作区，VA上升，节点B处的电压VB下降，输出电压Vout上升，电路的状态转为Vout＝Voh，其中，Voh为反相器的输出高电平。当输入电压Vin逐渐下降时，使节点A处的电压VA＝VTH时，VA下降又是一个正反馈，VA下降，VB上升，Vout下降，Vout＝vol，其中，Voh为反相器的输出低电平。
所述比较器U1包括正相输入端、反相输入端、正电源端、负电源端以及输出端，正相输入端与参考电压Vref相连，反相输入端与信号输出端Vout连接，正电源端与第二电压V2相连，负电源端与接地端GND连接。第五晶体管T5的控制极与所述比较器U1的输出端连接，第一极与接地端GND连接，第二极与信号输入端Vin连接。
在本实施例中，当所述信号输出端Vout的输出电压大于参考电压Vref时，所述比较器U1的输出端控制所述第五晶体管T5导通，使所述信号输入端Vin与接地端GND相连。
其中，所述第五晶体管T5为NMOS管，具有开启电压UTN，其中，UTN>0。当UGS>UTN时，第五晶体管T5处于导通状态，即可变电阻区；当UGS<UTN时，第五晶体管T5处于截止状态。当Vout大于Vref时，比较器U1输出高电平，使第五晶体管T5导通，进而使信号输入端Vin与接地端GND相连，此时输入电压Vin＝0。
放大器OP1，连接在所述第二反相器12和所述信号输出端Vout之间，
其中，所述放大器OP1包括同相输入端、反相输入端以及输出端，所述放大器OP1的同相输入端和输出端均与信号输出端Vout相连，反相输入端与第二反相器12相连。
在一个优选地实施例中，所述信号处理电路还包括负载，连接在所述信号输出端Vout和接地端GND之间。
在本实施例中，所述负载为电流源、电压源或负载电阻。
与第二实施例相比，本实施例在两个COMS反相器后端增加一个放大器，以提高该信号处理电路的带载能力。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种信号处理电路，用于对驱动芯片的供电电压信号进行信号处理，其特征在于，包括第一反相器、第二反相器、第一电阻和第二电阻，
其中，第一电阻、第一反相器和第二反相器串联连接在信号输入端和信号输出端之间；
第二电阻连接在第一电阻和第一反相器之间的节点与信号输出端之间，
第一反相器和第二反相器均有两个极性相反的晶体管构成，
所述信号处理电路在信号输入端的输入电压在预设阈值范围内时，所述信号输出端输出恒定电压。
2.根据权利要求1所述的信号处理电路，其特征在于，所述第一反相器包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的控制极相连，第一晶体管的第一极与接地端接地，第二晶体管的第二极与第一电压相连，第一晶体管的第二极与第二晶体管的第一极相连。
3.根据权利要求2所述的信号处理电路，其特征在于，所述第一晶体管为NMOS管，第二晶体管为PMOS管。
4.根据权利要求1所述的信号处理电路，其特征在于，所述第二反相器包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的控制极相连，第三晶体管的第一极与接地端接地，第四晶体管的第二极与第一电压相连，第三晶体管的第二极与第四晶体管的第一极相连。
5.根据权利要求4所述的信号处理电路，其特征在于，所述第三晶体管为NMOS管，第四晶体管为PMOS管。
6.根据权利要求1所述的信号处理电路，其特征在于，还包括比较器和第五晶体管，
其中，所述比较器包括正相输入端、反相输入端、正电源端、负电源端以及输出端，正相输入端与参考电压相连，反相输入端与信号输出端连接，正电源端与第二电压相连，负电源端与接地端连接；
第五晶体管的控制极与所述比较器的输出端连接，第一极与接地端连接，第二极与信号输入端连接。
7.根据权利要求6所述的信号处理电路，其特征在于，当所述信号输出端的输出电压大于参考电压时，所述比较器的输出端控制所述第五晶体管导通，使所述信号输入端与接地端相连。
8.根据权利要求1或6所述的信号处理电路，其特征在于，还包括放大器，连接在所述第二反相器和所述信号输出端之间，
其中，所述放大器包括同相输入端、反相输入端以及输出端，所述放大器的同相输入端和输出端均与信号输出端相连，反相输入端与第二反相器相连。
9.根据权利要求8所述的信号处理电路，其特征在于，还包括：
负载，连接在所述信号输出端和接地端之间。
10.根据权利要求9所述的信号处理电路，其特征在于，所述负载为电流源、电压源或负载电阻。
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