CN106874988B - 射频识别中的限幅电路及射频识别标签 - Google Patents

射频识别中的限幅电路及射频识别标签 Download PDF

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Abstract

一种射频识别中的限幅电路及射频识别标签，所述限幅电路包括：互相级联的多级限幅支路；所述限幅支路具有第一端、第二端、第三端和第四端；所述限幅支路包括：限幅单元和限幅控制单元，均连接于所述限幅支路的第三端和第四端之间，所述限幅控制单元适于当所述第三端和第四端之间的电压大于所述限幅支路的开启电压时，控制所述限幅单元导通，以对所述第三端和第四端之间的电压限幅；电压调节单元，连接于所述限幅支路的第一端和第三端之间，适于当所述限幅单元导通时，提高所述第一端的电压；其中，前一级限幅支路的开启电压小于后一级限幅支路的开启电压。本发明射频识别中的限幅电路可以保证信号的调制深度，降低对应的解调模块的设计难度。

Description

射频识别中的限幅电路及射频识别标签
技术领域
本发明涉及限幅保护电路，特别涉及一种射频识别中的限幅电路及射频识别标签。
背景技术
射频识别(Radio frequency identification，RFID)是一种通信技术，利用射频电磁耦合技术实现对物体的自动识别。射频识别标签在实际生活中得到了广泛地应用，如公共交通系统、流水线生产、仓储管理和门票防伪等。
射频识别标签主要分为无源射频识别标签和有源射频识别标签。其中，无源射频识别标签需要较大的动态范围；由于与读卡器的工作距离不同，无源射频识别标签从所述读卡器中感应得到的电压也不同；具体地，在所述工作距离最近时，所述无源射频识别标签可感应到高达20V的电压，因此需要在射频识别标签中的模拟前端设计限幅电路，其主要功能是为保证天线信号电压在安全范围内，且具有足够优秀的限幅能力。
在现有技术中，大多数射频识别标签采用在天线感应的输入处设计箝位电路，当接收对应的读卡器的最大场强时，将对应所述最大场强的天线信号的幅度限定一定范围之内，达到较为优秀的限幅效果，且结构简单；但是，此方法可能造成所述天线信号被“压扁”，从而导致信号调制深度变小。
因此，现有技术的射频识别中的限幅电路具有调制深度过小的缺点，使对应的解调电路设计难度大，容易导致解调数据丢失而解调失败。
发明内容
本发明解决的技术问题是现有技术的射频识别中的限幅电路调制深度过小，容易导致解调失败。
为解决上述技术问题，本发明实施例提供一种射频识别中的限幅电路，所述限幅电路适于输入第一天线信号并输出限幅后的第二天线信号，包括：互相级联的多级限幅支路，所述限幅支路具有第一端、第二端、第三端和第四端，所述限幅支路的第二端和第四端连接在一起，前一级限幅支路的第一端连接后一级限幅支路的第三端，前一级限幅支路的第二端连接后一级限幅支路的第四端；所述限幅支路包括：
限幅单元，连接于所述限幅支路的第三端和第四端之间；
限幅控制单元，连接于所述限幅支路的第三端和第四端之间，适于当所述第三端和第四端之间的电压大于所述限幅支路的开启电压时，控制所述限幅单元导通，以对所述第三端和第四端之间的电压限幅；
电压调节单元，连接于所述限幅支路的第一端和第三端之间，适于当所述限幅单元导通时，提高所述第一端的电压；
其中，前一级限幅支路的开启电压小于后一级限幅支路的开启电压，最后一级限幅支路的第一端作为所述限幅电路的输入端，输入所述第一天线信号，所述多级限幅支路其中一级限幅支路的第三端作为所述限幅电路的输出端，输出所述第二天线信号。
可选的，所述限幅单元包括：限幅管，所述限幅管的第一端、第二端和第三端分别对应于所述限幅单元的第一端、第二端和第三端。
可选的，所述限幅管为第一NMOS晶体管，所述第一NMOS晶体管的栅极、漏极和源极分别对应于所述限幅单元的第一端、第二端和第三端。
可选的，所述电压调节单元包括：第一电阻，所述第一电阻串联在所述限幅支路的第一端和第三端之间。
可选的，所述限幅控制单元包括：负载、第二电阻、第三电阻和第一PMOS晶体管，其中，
所述第二电阻的第一端和所述第一PMOS晶体管的源极连接所述限幅支路的第三端，所述第二电阻的第二端连接所述负载的第一端和所述第一PMOS晶体管的栅极；
所述第一PMOS晶体管的漏极连接所述第三电阻的第一端；
所述负载的第二端和所述第三电阻的第二端连接所述限幅支路的第三端和第四端。
可选的，在不同的限幅支路中，所述限幅单元中的负载具有不同的跨导。
可选的，所述负载包括：
固定负载单元，所述固定负载单元具有预设的固定跨导。
可选的，所述固定负载单元包括一个或多个串联的负载电路，所述负载电路包括：第二NMOS晶体管；
所述第二NMOS晶体管的栅极连接所述第二NMOS晶体管的漏极，并对应于所述负载电路的第一端，所述第二NMOS晶体管的源极对应于所述负载电路的第二端。
可选的，所述负载还包括：可控负载单元，与所述固定负载单元串联，所述固定负载单元具有由控制信号控制的可变跨导。
可选的，所述可控负载单元包括：第二PMOS晶体管和第三NMOS晶体管，其中，
所述第二PMOS晶体管的栅极输入所述控制信号，所述第二PMOS晶体管的源极连接所述第三NMOS晶体管的栅极和漏极，所述第二PMOS晶体管的漏极连接所述第三NMOS晶体管的源极。
可选的，所述限幅支路的数量为两级，分别为第一限幅支路和第二限幅支路，其中，
在所述第一限幅支路中，所述固定负载单元包括一个所述负载电路；
在所述第二限幅支路中，所述固定负载单元包括两个串联的所述负载电路。
可选的，所述限幅支路的数量为三级，分别为第一限幅支路、第二限幅支路和第三限幅支路，其中，
在所述第一限幅支路中，所述固定负载单元包括一个所述负载电路；
在所述第二限幅支路中，所述固定负载单元包括两个串联的所述负载电路；
在所述第三限幅支路中，所述固定负载单元包括三个串联的所述负载电路。
可选的，所述限幅支路还包括：电容，适于保护所述限幅单元，所述电容的第一端和第二端分别连接所述限幅支路的第三端和第四端。
为解决上述技术问题，本发明实施例还提供一种射频识别标签，包括以上所述的限幅电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例提供一种射频识别中的限幅电路，适于输入第一天线信号并输出限幅后的第二天线信号；所述限幅电路包括互相级联的多级限幅支路；所述限幅支路包括：限幅单元和限幅控制单元，所述限幅控制单元适于当所述第三端和第四端之间的电压大于所述限幅支路的开启电压时，控制所述限幅单元导通，以对所述第三端和第四端之间的电压限幅；电压调节单元，连接于所述限幅支路的第一端和第三端之间，适于当所述限幅单元导通时，提高所述第一端的电压；其中，前一级限幅支路的开启电压小于后一级限幅支路的开启电压。在本发明实施例中，随着所述限幅电路接收到的场强逐渐增大，由于前一级限幅支路的开启电压小于后一级限幅支路的开启电压，因此，所述级联的多级限幅支路中的第一级限幅支路最先开启，使第二级限幅支路的第一端的电压逐渐升高直至所述第二级限幅支路开启，以此类推至最后一级限幅支路开启；当所述限幅支路开启时，所述限幅支路内对应的限幅单元导通，通过所述限幅单元的电荷泄放作用，对所述限幅支路的第三端和第四端的电压进行限幅。本发明实施例是针对所述第一天线信号的多级自适应限幅电路，可根据所述第一天线信号的幅度开启不同数量的所述限幅支路，从而开启不同数量的电荷泄放通路，使被限幅的所述第二天线信号的输出幅度不会被“压扁”，在获得足够动态范围的情况下保证信号的调制深度，降低对应的解调模块的设计难度。
附图说明
图1是现有技术的射频识别中的限幅电路的一种电路图；
图2是现有技术的射频识别中的限幅电路的另一种电路图；
图3是本发明射频识别中的限幅电路实施例的示意性的结构框图；
图4是本发明射频识别中的限幅电路实施例的电路图；
图5是本发明射频识别中的限幅电路的仿真图；
图6是本发明射频识别标签的射频前端电路实施例的示意图。
具体实施方式
如背景部分所述，现有技术的射频识别中的限幅电路具有调制深度过小，容易导致解调失败的问题。
本申请发明人对现有技术的射频识别中的限幅电路进行了分析。
调制深度通常被定义为已调波的最大振幅与最小振幅之差对载波最大振幅与最小振幅之和的比(用百分数表示)。即设调幅信号的最大振幅为Emax1,包络最小振幅为Emin1，载波信号的最大振幅为Emax2，最小振幅为Emin2，则调制深度为：m＝(Emax1-Emin1)/(Emax2+Emin2)。
图1是现有技术的射频识别中的限幅电路的一种电路图。如图1所示的限幅电路检测电源电压Vdd，如果Vdd超过设计值，就会打开泄流管MPC泄放多余的电荷；晶体管M1、M2、M3和M4以及反相器INV1组成泄流管MPC的控制电路，适于控制泄流管MPC的开启。此限幅电路利用稳压电路作为限幅电路，再利用泄放管MPC泄放掉超出稳压电路稳压能力的电荷。此限幅电路容易造成电源电压的波动，对其他模块的工作状态造成影响，且会减弱信号调制深度。
图2是现有技术的射频识别中的限幅电路的另一种电路图。如图2所示，在天线信号后设计箝位电路，将天线信号在接收到最大场强处所表出的电压值限定在安全值之内。晶体管M5、M6、M7、M8都采用二极管连接方式，并与电阻R0调节晶体管M9和M10的开启电压使之开启，晶体管M10的漏极电压适于开启晶体管M11管子，将过高的天线信号的电压通过对地的通路进行泄放，当射频识别标签离读卡器较远时，晶体管M11截止，晶体管M11功能实际相当于一个可变负载，将天线信号的幅度最大值箝位在安全工作区间，但是此限幅电路也会减弱信号的调制深度。
由以上分析可以得出，现有技术的射频识别中的限幅电路多数采用一级限压，尽管具有较优的限幅效果，但是会使得在某段场强范围内调制深度过小，造成所述天线信号被“压扁”，从而导致信号调制深度变小，会使对应的解调电路设计难度大，容易导致解调失败。
本发明提出一种射频识别中的限幅电路，采用了多级自适应限幅电路，可以解决现有技术中调制深度过小、容易解调失败的问题。
参考图3，本发明实施例射频识别中的限幅电路100，适于输入第一天线信号并输出限幅后的第二天线信号，包括互相级联的多级限幅支路10，所述限幅支路10具有第一端P1、第二端P2、第三端P3和第四端P4，所述限幅支路10的第二端P2和第四端P4连接在一起，前一级限幅支路10的第一端P1连接后一级限幅支路10的第三端P3，前一级限幅支路10的第二端P2连接后一级限幅支路10的第四端P4；所述限幅支路10包括：
限幅单元11，连接于所述限幅支路10的第三端P3和第四端P4之间；每一级所述限幅支路10中的限幅单元11均适于限制所述第一天线信号的幅度。
限幅控制单元12，连接于所述限幅支路10的第三端P3和第四端P4之间，适于当所述第三端P3和第四端P4之间的电压大于所述限幅支路10的开启电压时，控制所述限幅单元11导通，以对所述第三端P3和第四端P4之间的电压限幅。
电压调节单元13，连接于所述限幅支路11的第一端P1和第三端P3之间，适于当所述限幅单元11导通时，提高所述第一端P1的电压。
其中，前一级限幅支路10的开启电压小于后一级限幅支路10的开启电压，最后一级限幅支路10的第一端P1作为所述限幅电路100的输入端，输入所述第一天线信号，所述多级限幅支路其中一级限幅支路10的第三端P3作为所述限幅电路100的输出端，输出所述第二天线信号。
本发明实施例方案在射频前端电路中设计一种多级自适应的限幅电路，用于射频识别标签中，使所述射频识别标签在接收不同场强的情况下，对所述第一天线信号具有不同的限幅能力，保证接收各个场强下均能有良好的限幅效果；多级限幅可以有效地改善信号被“压扁”的情况，改善了对所述第一天线信号的调制深度，在获得足够动态范围的情况下保证信号的调制深度，降低对应的解调模块的设计难度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4是本发明射频识别中的限幅电路实施例的电路图。
在本发明实施例方案中，所述限幅电路100可以包括限幅支路10的数量可以为两级，可以为三级，也可以为多级。
如图4所示，本实施例以限幅支路10的数量为三级进行举例说明。
假设限幅支路100包括：限幅支路A、限幅支路B和限幅支路C三个支路，所述三个限幅支路的开启电压不同，其开启电压从限幅支路A到限幅支路C依次增高。每一个限幅支路均包含以上所述的限幅单元11、限幅控制单元12以及电压调节单元13。以限幅支路A(以下简称：支路A)为例：
在支路A中，所述限幅单元11可以包括：限幅管(图中未示出)，所述限幅管的第一端、第二端和第三端分别对应于所述限幅单元11的第一端、第二端和第三端。所述限幅电路100采用所述限幅管对电荷的泄放作用对所述第一天线信号进行限幅。
所述限幅管可以为第一NMOS晶体管MN1，所述第一NMOS晶体管MN1的栅极、漏极和源极分别对应于所述限幅单元11的第一端、第二端和第三端。
在具体实施中，所述限幅管也可以采用PMOS晶体管或其他晶体管，也可以采用多种晶体管的组合，并在具体实施中，调整其外围电路的连接方式即可。
在具体实施中，所述限幅单元11可以采用任何对输入电压信号由限幅作用的电子元件或若干电子元件的组合来完成；本实施例仅以限幅管为例，但不做特殊限制。
在所述支路A中，所述电压调节单元13可以包括：第一电阻R1，所述第一电阻R1串联在所述限幅支路10的第一端和第三端之间。随着所述第一天线信号的增加，流经支路A、B和C三个支路之间的电流逐渐增大，三个支路中所述电压调节单元13连接其所在支路第一端的电压也不断升高，直到达到其所述支路的开启电压，使其所在的支路导通。
在具体实施中，所述电压调节单元13以电阻为例，但却并不以此为限，所述电压调节单元13可以采用任何表现为阻性的负载。
在所述支路A中，所述限幅控制单元12可以包括：负载(图中未示出)、第二电阻R2、第三电阻R3和第一PMOS晶体管MP1。
其中，所述第二电阻R2的第一端和所述第一PMOS晶体管MP1的源极连接所述限幅支路10的第三端，所述第二电阻R2的第二端连接所述负载的第一端和所述第一PMOS晶体管MP1的栅极；所述第一PMOS晶体管MP1的漏极连接所述第三电阻R3的第一端；所述负载的第二端和所述第三电阻R3的第二端连接所述限幅支路10的第三端和第四端。
在具体实施中，所述支路A、支路B和支路C中的所述负载具有不同的跨导。
所述负载可以包括：固定负载单元(图中未示出)，所述固定负载单元具有预设的固定跨导。所述固定负载单元可以包括一个或多个串联的负载电路。
继续以所述支路A为例，在所述支路A中，所述固定负载单元可以包括一个所述负载电路；所述负载电路可以包括：第二NMOS晶体管MN2。其中，所述第二NMOS晶体管MN2的栅极连接所述第二NMOS晶体管MN2的漏极，并对应于所述负载电路的第一端，所述第二NMOS晶体管MN2的源极对应于所述负载电路的第二端。
在具体实施中，所述固定负载单元还可以为PMOS晶体管、三极管或电阻等阻性负载或若干阻性负载的组合。
在所述支路A中，所述第一NMOS晶体管MN1的开启阈值电压Vg1约0.25V；而第一PMOS晶体管MP1的栅极电压Vg1＝Vgs2，其中，Vgs2代表第二NMOS晶体管MN2的栅极(或源极电压)；另有Vg1＝Id1*R3，其中，Id1代表第一PMOS晶体管MP1的漏极电流；对于第一PMOS晶体管MP1，当其栅极电压接近开启电压Vth1时，其工作在饱和区，则有
假设所述支路A的第三端相对其第四端的电压为VA而通过对第二电阻R2及第二NMOS晶体管MN2的分析可以得到
由此可以得出结论：gm2越大Id1越大，则所述支路A中的限幅管——第一NMOS晶体管MN1的栅极电压越高越容易导通。也就是说，在所述支路A中，与所述第二电阻R2串联的所述第二NMOS晶体管MN2的跨导越大，所述支路A中的第一NMOS晶体管MN1越容易导通。
因此，可以得出：在限幅电路100中，各个限幅支路10中的所述负载的跨导越大的支路越早开始导通，对所述第一天线信号进行限幅。
继续以所述支路A为例，在所述支路A中，为了控制所述负载的跨导，所述负载还可以包括：可控负载单元(图中未示出)，与所述固定负载单元串联，所述固定负载单元具有由控制信号控制的可变跨导。
在所述支路A中，所述可控负载单元可以包括：第二PMOS晶体管MP2和第三NMOS晶体管MN3。其中，所述第二PMOS晶体管MP2的栅极输入所述控制信号，所述第二PMOS晶体管MP2的源极连接所述第三NMOS晶体管MN3的栅极和漏极，所述第二PMOS晶体管MP2的漏极连接所述第三NMOS晶体管MN3的源极。向所述第二PMOS晶体管的栅极输入第一控制信号VCON1；所述第一控制信号VCON1可以来自于处理器，但并不以此为限；通过控制第一控制信号VCON1的电平来调节所述第三NMOS晶体管MN3是否接入电路，即是否与所述第二NMOS晶体管MN2进行串联作为所述负载，并间接控制所述支路A的开启电平。
在具体实施中，所述限幅控制单元12其作用为控制所述限幅单元11的在一定的开启电压下开启，且可以具有多种实现方式，属于本领域技术人员公知的技术，本实施例不做特殊限制。
在所述支路A中，所述限幅支路10还可以包括：第一电容C1，所述第一电容C1的第一端和第二端分别连接所述限幅支路的第三端和第四端，其作用为适于保护所述限幅单元，限制所述第一NMOS晶体管MN1对所述第一天线信号的限幅速度过快，使所述第一天线信号的幅度变化过于剧烈。
继续参照图4，在所述支路B中，所述限幅单元11可以包括：第四NMOS晶体管MN4；所述电压调节单元13可以包括：第四电阻R4；所述限幅控制单元12可以包括：所述固定负载单元和可控负载单元。所述固定负载单元可以包括两个串联的所述负载电路；具体地，在所述支路B中，所述固定负载单元可以包括串联的第五NMOS晶体管MN5和第六NMOS晶体管MN6；所述可控负载单元可以包括：第四PMOS晶体管MP4和第七NMOS晶体管MN7，所述第四PMOS晶体管MP4的栅极适于输入第二控制信号VCON2。所述支路B还可以包括电容C2。
在所述支路C中，所述限幅单元11可以包括：第八NMOS晶体管MN8；所述电压调节单元13可以包括：第七电阻R7；所述限幅控制单元12可以包括：所述固定负载单元和可控负载单元。所述固定负载单元可以包括三个串联的所述负载电路。具体地，在所述支路C中，所述固定负载单元可以包括：串联的第九NMOS晶体管MN9、第十NMOS晶体管MN10和第十一NMOS晶体管MN11；所述可控负载单元可以包括：第六PMOS晶体管MP6和第十二NMOS晶体管MN12，所述第六PMOS晶体管MP6的栅极适于输入第三控制信号VCON3。所述支路B还可以包括电容C3。
所述支路B和支路C的实施方式请参照所述支路A，此处不再一一赘述。
针对所述支路A、B和C中的所述限幅控制单元12，在具体实施中，可以设置所述第一NMOS晶体管MN1、所述第三NMOS晶体管MN3和所述第五NMOS晶体管MN5的尺寸(宽长比)相同；可以设置所述第三电阻R3、第六电阻R6和所述第九电阻R9的尺寸相同；还可以设置所述第二电阻R2、所述第五电阻R5和所述第八电阻R8的尺寸相同。但正如本领域技术人员公知的，在电路设计中，为了实现相同的设计效果，可以采用多种电子元件或多种电子元件的组合(串联或并联等)，因此，本发明实施例不限于以上设置方式。
继续参照图4，在本发明实施例中，所述限幅电路100还可以包括：第四电容C4，所述第四电容C4的第一端和第二端分别连接所述支路C的第一端和第二端，适于滤除所述第一天线信号的高频杂散信号。
继续参照图4，所述限幅电路100的工作过程如下：假设射频识别标签接收所述读卡器的三种不同场强H1、H2和H3，H1、H2和H3分别为在所述限幅电路中的支路A、B和C导通的场强值，其中，H1<H2<H3。并分别设支路A、B和C的第三端为A点、B点和C点。
当接收的场强值高于H1时，A点电压首先达到所述支路A的导通电压，所述支路A开始导通，此时，限幅电流流过所述支路A的限幅管第一NMOS晶体管MN1。随着接收的场强值的增大，流过A点和B点之间电阻的电流增大，B点电压升高，当接收的场强达到H2时，所述支路B也开始导通，限幅电流同时流过所述支路A的限幅管第一NMOS晶体管MN1和所述支路B的限幅管第四NMOS晶体管MN4。随着接收的场强继续加大，流过B点和C点之间电阻的电流增大，C点电压升高，当接收的场强达到H3时候，C点电压达到所述支路C的导通电压，所述支路C开始导通，限幅电流同时流过第一NMOS晶体管MN1、第四NMOS晶体管MN4以及所述支路C的限幅管第八NMOS晶体管MN8。
在本发明实施例中，随着所述射频识别标签接收到的场强逐渐增大，在所述限幅电路中，由于前一级限幅支路的开启电压小于后一级限幅支路的开启电压，因此，所述级联的多级限幅支路中的第一级限幅支路最先开启，使第二级限幅支路的第一端的电压逐渐升高直至所述第二级限幅支路开启，以此类推至最后一级限幅支路开启；当所述限幅支路开启时，所述限幅支路内对应的限幅单元导通，通过所述限幅单元的电荷泄放作用，对所述限幅支路的第三端和第四端的电压进行限幅，使所述第二天线信号的输出幅度不会被“压扁”，保证信号的调制深度。
图5是本发明射频识别中的限幅电路的仿真图。结合图4和图5，IA、IB、IC分别为流经所述第一电阻R1、第四电阻R4、所述第七电阻R7的电流，VA、VB、VC分别为所述支路A、B、C的第三端的电压。可以看出，本实施例中的所述支路A、B和C的开启电压约为4.6V，4.9V，6.9V，图5所示的VC为限幅电路100的输出电压，即为所述第二天线信号。可以看出，限幅电路100的输出电压的最大值可以基本保持在约7V。
本发明实施例方案也可以采用多级限幅支路级联，并不仅限于以上所述的限幅支路数量为三级的实施方式，多级限幅支路级联的具体实施例请参照以上实施例。
参考图6，为解决背景部分所述的技术问题，本发明实施例还提供一种射频识别标签200，包括以上所述的射频识别中的限幅电路100。
所述射频识别标签200主要包括：天线201(参见图6)、模拟前端电路、数字处理单元以及存储单元。其中，所述限幅电路100包含于所述模拟前端电路中。所述天线201接收所述读卡器得到的天线信号进入所述模拟前端电路进行处理，将所述天线耦合得到的能量转化为整个射频识别标签200的工作电源。
图6是本发明射频识别标签的射频前端电路实施例的示意图。如图6所示，所述模拟前端电路一般包含下述的几个部分：
调制单元202和解调单元203，其中，调制单元202适于通过所述数字处理单元产生控制信号以改变射频识别标签200的阻抗，从而使所述读卡器感应的信号幅值发生变化；所述解调单元203适于解调出载波中的数字信息。
整流器电路204，适于将所述天线201上耦合到的功率信号整流为直流电压信号，供模拟前端电路和整个射频识别标签200使用，其中，所述限幅电路100适于对所述整流后的天线信号进行限幅。
稳压单元206，所述整流单元204整流后的直流电压信号进行稳压，并输出稳定直流电压，同时保护所述射频识别标签200免受大输入功率的冲击。
复位单元207，连接所述整流单元204，适于输出所述射频识别标签200的复位信号。
所述模拟前端电路还包括：时钟产生电路205，适于提供所述载波信号，并经过分频处理后作为所述数字处理单元的时钟。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种射频识别中的限幅电路，所述限幅电路适于输入第一天线信号并输出限幅后的第二天线信号，其特征在于，包括：互相级联的多级限幅支路，所述限幅支路具有第一端、第二端、第三端和第四端，所述限幅支路的第二端和第四端连接在一起，前一级限幅支路的第一端连接后一级限幅支路的第三端，前一级限幅支路的第二端连接后一级限幅支路的第四端，所述限幅支路包括：
限幅单元，连接于所述限幅支路的第三端和第四端之间；
限幅控制单元，连接于所述限幅支路的第三端和第四端之间，适于当所述第三端和第四端之间的电压大于所述限幅支路的开启电压时，控制所述限幅单元导通，以对所述第三端和第四端之间的电压限幅；
电压调节单元，连接于所述限幅支路的第一端和第三端之间，适于当所述限幅单元导通时，提高所述第一端的电压；
其中，前一级限幅支路的开启电压小于后一级限幅支路的开启电压，最后一级限幅支路的第一端作为所述限幅电路的输入端，输入所述第一天线信号，所述多级限幅支路其中一级限幅支路的第三端作为所述限幅电路的输出端，输出所述第二天线信号。
2.如权利要求1所述的限幅电路，其特征在于，所述限幅单元包括：限幅管，所述限幅管的第一端、第二端和第三端分别对应于所述限幅单元的第一端、第二端和第三端。
3.如权利要求2所述的限幅电路，其特征在于，所述限幅管为第一NMOS晶体管，所述第一NMOS晶体管的栅极、漏极和源极分别对应于所述限幅单元的第一端、第二端和第三端。
4.如权利要求1所述的限幅电路，其特征在于，所述电压调节单元包括：第一电阻，所述第一电阻串联在所述限幅支路的第一端和第三端之间。
5.如权利要求1所述的限幅电路，其特征在于，所述限幅控制单元包括：负载、第二电阻、第三电阻和第一PMOS晶体管，其中，
所述第二电阻的第一端和所述第一PMOS晶体管的源极连接所述限幅支路的第三端，所述第二电阻的第二端连接所述负载的第一端和所述第一PMOS晶体管的栅极；
所述第一PMOS晶体管的漏极连接所述第三电阻的第一端；
所述负载的第二端和所述第三电阻的第二端连接所述限幅支路的第四端。
6.如权利要求5所述的限幅电路，其特征在于，在不同的限幅支路中，所述限幅单元中的负载具有不同的跨导。
7.如权利要求5所述的限幅电路，其特征在于，所述负载包括：
固定负载单元，所述固定负载单元具有预设的固定跨导。
8.如权利要求7所述的限幅电路，其特征在于，所述固定负载单元包括一个或多个串联的负载电路，所述负载电路包括：第二NMOS晶体管；
所述第二NMOS晶体管的栅极连接所述第二NMOS晶体管的漏极，并对应于所述负载电路的第一端，所述第二NMOS晶体管的源极对应于所述负载电路的第二端。
9.如权利要求7或8所述的限幅电路，其特征在于，所述负载还包括：可控负载单元，与所述固定负载单元串联，所述固定负载单元具有由控制信号控制的可变跨导。
10.如权利要求9所述的限幅电路，其特征在于，所述可控负载单元包括：第二PMOS晶体管和第三NMOS晶体管，其中，
所述第二PMOS晶体管的栅极输入所述控制信号，所述第二PMOS晶体管的源极连接所述第三NMOS晶体管的栅极和漏极，所述第二PMOS晶体管的漏极连接所述第三NMOS晶体管的源极。
11.如权利要求8所述的限幅电路，其特征在于，所述限幅支路的数量为两级，分别为第一限幅支路和第二限幅支路，其中，
在所述第一限幅支路中，所述固定负载单元包括一个所述负载电路；
在所述第二限幅支路中，所述固定负载单元包括两个串联的所述负载电路。
12.如权利要求8所述的限幅电路，其特征在于，所述限幅支路的数量为三级，分别为第一限幅支路、第二限幅支路和第三限幅支路，其中，
在所述第一限幅支路中，所述固定负载单元包括一个所述负载电路；
在所述第二限幅支路中，所述固定负载单元包括两个串联的所述负载电路；
在所述第三限幅支路中，所述固定负载单元包括三个串联的所述负载电路。
13.如权利要求1所述的限幅电路，其特征在于，所述限幅支路还包括：电容，适于保护所述限幅单元，所述电容的第一端和第二端分别连接所述限幅支路的第三端和第四端。
14.一种射频识别标签，其特征在于，包括权利要求1-13任一项所述的限幅电路。
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