CN106873699A - 数字低压差稳压器实现稳压的方法及数字低压差稳压器 - Google Patents

Abstract

本文公开了一种数字低压差稳压器实现稳压的方法及数字低压差稳压器，包括：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；利用第二数值控制数字低压差稳压器中晶体管导通数量。本申请提供的技术方案中，第二数值控制导通的晶体管数值与稳定时的数值相近，这样，实现了D‑LDO输出电压的可快速稳定，提高了D‑LDO输出电压响应速度，使得D‑LDO更快地达到了输出电压稳定，减少了D‑LDO稳定所需时间，从而缩短了D‑LDO的启动时间，也在一定程度上减弱了振铃现象。

Description

数字低压差稳压器实现稳压的方法及数字低压差稳压器

技术领域

本发明涉及但不限于电源管理技术，尤指一种数字低压差稳压器实现稳压的方法及数字低压差稳压器。

背景技术

低压差(LDO，Low Dropout Regulator)稳压器作为电源管理电路已被广泛应用在便携式电子设备、无线能量传输系统等领域。图1为相关技术中数字LDO(D-LDO)的电路原理示意图，如图1所示，输出电压Vout与基准电压Vref比较后输出到计数器中控制计数器数值的增减，计数器将数值传递给译码器，译码器再通过译码得到的信息控制P沟道金属氧化物半导体(PMOS)晶体管阵列的导通数目，从而控制输出电压Vout，输出电压Vout再反馈回比较器中与基准电压Vref比较，如此反复，最终实现输出稳定。

振铃现象指：信号在传输的过程中遇到阻抗的变化，而使得在输出端表现为输出信号为振荡的波形。

在D-LDO中，是利用输出端的PMOS晶体管导通的数值变化量来实现输出电压的调整的，同时输入信号即输出信号的反馈信号需要通过比较器、计数器、存储器及除法器等电路逻辑单元，信号传输过程中各处的阻抗肯定是有差别的，所以在输出端表现为输出电压信号不是稳定的信号，而是振荡严重的信号。也就是说，由于振铃现象，D-LDO在输出端会经过多次的振荡才能实现输出稳定输出，这样，严重降低了D-LDO输出电压响应速度，使得D-LDO需要花费更长的时间来达到输出电压稳定，从而增加了D-LDO的启动时间。

发明内容

本发明提供一种数字低压差稳压器实现稳压的方法及数字低压差稳压器，能够提高D-LDO输出电压响应速度，缩短D-LDO的启动时间。

为了达到本发明目的，本发明提供了一种数字低压差稳压器实现稳压的方法，包括：

获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；

根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；

利用第二数值控制数字低压差稳压器中晶体管导通数量。

可选地，所述第一数值包括连续三次输出电压与基准电压相等时的三个第一数值。

可选地，所述三个第一数值包括：数值C1、数值C2和数值C3；

所述计算输出电压稳定输出时控制晶体管导通数目的第二数值Cm包括：Cm＝(1/2)[(1/2)(C1+C3)+C2]。

可选地，所述晶体管包括P沟道金属氧化物半导体PMOS晶体管、和/或N沟道金属氧化物半导体NMOS晶体管、和/或薄膜晶体管TFT。

本申请还提供了一种数字低压差稳压器，包括模数转换单元、比较单元、译码单元，以及晶体管阵列，还包括：计数单元、存储单元，以及计算单元；其中，

计数单元，用于根据来自比较单元的比较结果控制计数器数值的增减，并按照预先设置的次数将连续两次或两次以上输出电压与基准电压相等时的第一数值输出给存储单元；将来自计算单元的第二数值作为控制晶体管阵列中晶体管导通数量的计数器数值输出给译码单元；

存储单元，用于存储来自计数单元的第一数值；

计算单元，用于根据存储单元存储的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值，并将得到的第二数值输出给计数单元。

可选地，所述第一数值包括连续三次输出电压与基准电压相等时的三个第一数值；

所述存储单元包括三个存储器，分别用于存储三个第一数值。

可选地，所述计算单元包括分别用于对所述三个第一数值进行运算的除法器，以及对三个除法器的结果进行运算的加法器。

可选地，所述计算单元包括分别用于对所述三个第一数值进行运算的移位寄存器，以及对三个除法器的结果进行运算的加法器。

可选地，所述晶体管包括P沟道金属氧化物半导体PMOS晶体管、和/或N沟道金属氧化物半导体NMOS晶体管、和/或薄膜晶体管TFT。

与现有技术相比，本发明方法包括：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；利用第二数值控制数字低压差稳压器中晶体管导通数量。本申请提供的技术方案中，第二数值控制导通的晶体管数值与稳定时的数值相近，这样，实现了D-LDO输出电压的可快速稳定，提高了D-LDO输出电压响应速度，使得D-LDO更快地达到了输出电压稳定，减少了D-LDO稳定所需时间，从而缩短了D-LDO的启动时间，也在一定程度上减弱了振铃现象。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为相关技术中D-LDO的电路原理示意图；

图2为本申请数字低压差稳压器实现稳压的方法的流程图；

图3为D-LDO输出电压和PMOS晶体管导通数目的关系示意图；

图4为本申请数字低压差稳压器的组成结构示意图；

图5为本申请数字低压差稳压器的实施例的电路组成示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

能否快速达到输出稳定是D-LDO设计的一个重要指标。为了解决D-LDO输出电压响应速度较慢的问题，本申请发明人提出：利用启动过程中D-LDO的输出电压变化和PMOS晶体管导通的数值变化之间的关系，获取输出电压稳定输出时的PMOS晶体管导通的数值，进而在输出电压振荡之初就能够按照获得的PMOS晶体管导通的数值直接控制PMOS晶体管的导通以实现快速稳定输出。

图2为本申请数字低压差稳压器实现稳压的方法的流程图，数字低压差稳压器启动时，如图2所示，包括以下步骤：

步骤200：获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值。

本步骤中的晶体管可以包括PMOS晶体管，也可以包括N沟道MOS(NMOS)晶体管，还可以包括薄膜晶体管(TFT)等。

本步骤中，数字低压差稳压器启动时，连续两次或两次以上获取并存储控制晶体管导通数目的两个或两个以上第一数值。

较佳的，控制晶体管导通数目的第一数值包括连续三次输出电压与基准电压相等时的三个第一数值。

图3为D-LDO输出电压和PMOS晶体管导通数目的关系示意图，在图3所示的实施例中，结合图1，输出电压小于基准电压时，比较器输出的比较信号为“0”；反之即输出电压大于基准电压时，比较器输出的比较信号为“1”。那么，如图3所示，

t1时刻时，比较器输出的比较信号经历了从“0”到“1”的跳变，存储此时计数器中的数值C1；t2时刻时，比较器输出的比较信号经历了从“1”到“0”的跳变，存储此时计数器中的数值C2；t3时刻时，比较器输出的比较信号经历了从“0”到“1”的跳变，存储此时计数器中的数值C3。即本步骤中的第一数值在图3所示的实施例中包括数值C1、数值C2和数值C3。

步骤201：根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值。

图3所示实施例中，由于数值C1与D-LDO输出电压稳定时控制PMOS晶体管导通数目的数值有一个差值，数值C2与D-LDO输出电压稳定时控制PMOS晶体管导通数目的数值有一个差值，数值C3与D-LDO输出电压稳定时控制PMOS晶体管导通数目的数值有一个差值。但是，数值C1、数值C2和数值C3是逐次逼近D-LDO输出电压稳定时控制晶体管导通数目的数值的，而且这些第一数值各自与D-LDO输出电压稳定时控制晶体管导通数目都有相近的数量关系。本申请发明人正是利用在输出电压与基准电压相交处，晶体管导通数目表现为极大值或者极小值这一特点，根据相邻的控制晶体管导通数目的两个或两个以上第一数值，如图3所示的实施例中为三个第一数值，在t3时刻时计算输出电压稳定输出时控制晶体管导通数目的第二数值Cm，如公式(1)所示：

Cm＝(1/2)[(1/2)(C1+C3)+C2]＝(1/4)C1+(1/2)C2+(1/4)C3 (1)

这样，利用计算出的输出电压稳定输出时控制晶体管导通数目的第二数值Cm，即可控制晶体管导通数目以使数字低压差稳压器输出稳定的电压，而不需要再一次一次地调整以获取逼近D-LDO输出电压稳定时控制晶体管导通数目的数值，这样，提高了D-LDO输出电压响应速度，使得D-LDO更快地达到了输出电压稳定，减少了D-LDO稳定所需时间，从而缩短了D-LDO的启动时间。

需要说明的是，如果第一数值包括四个，则，Cm＝(1/2)[(1/2)(C1+C3)+(1/2)(C2+C4)]。如果第一数值包括五个，则，Cm＝(1/2)[(1/3)(C1+C3+C5)+(1/2)(C2+C4)]。以此类推，本领域技术人员根据本发明提供的技术方案，容易得出其他情况下Cm的取值，这里不再赘述。

步骤202：利用第二数值控制数字低压差稳压器中晶体管导通数量。

本步骤中，在获得连续两个或两个以上第一数值的下一个时钟沿，使用计算出的输出电压稳定输出时控制晶体管导通数目的第二数值，控制PMOS晶体管导通数目以使数字低压差稳压器输出稳定的电压。

本申请中，第二数值控制导通的晶体管数值与稳定时的数值相近，这样，实现了D-LDO输出电压的可快速稳定，提高了D-LDO输出电压响应速度，使得D-LDO更快地达到了输出电压稳定，减少了D-LDO稳定所需时间，从而缩短了D-LDO的启动时间，也在一定程度上减弱了振铃现象。

为了实现本申请提供的数字低压差稳压器实现稳压的方法，本申请还提供一种数字低压差稳压器，图4为本申请数字低压差稳压器的组成结构示意图，如图4所示，包括：模数转换单元、比较单元、计数单元、存储单元、计算单元、译码单元，以及晶体管阵列；其中，

模数转换单元，用于将模拟的参考电压Vref和输出电压Vout转换为数字电压，并输出给比较单元。模数转换单元可以由模数转换器(ADC)来实现，可以是参考电压Vref和输出电压Vout共用一个模数转换器，也可以是参考电压Vref和输出电压Vout分别使用各自的模数转换器。

比较单元，用于比较来自模数转换单元的参考电压Vref和输出电压Vout，并将比较结果输出给计数单元。比较单元可以采用数字比较器来实现。比如：输出电压小于基准电压时，数字比较器输出的比较信号为“0”；反之即输出电压大于基准电压时，数字比较器输出的比较信号为“1”。

计数单元，用于根据比较结果控制计数器数值的增减，并按照预先设置的次数将连续两次或两次以上输出电压与基准电压相等时的第一数值输出给存储单元；将来自计算单元的第二数值作为控制晶体管阵列中晶体管导通数量的计数器数值输出给译码单元。计数单元可以采用计数器来实现。

存储单元，用于存储来自计数单元的第一数值。存储单元可以采用存储器来实现。

计算单元，用于根据存储单元存储的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值，并将得到的第二数值输出给计数单元；

译码单元，用于对来计数单元的计数器数值进行译码处理，利用译码得到的信息控制晶体管阵列的导通数目，以输出稳定的输出电压Vout。译码单元可以采用译码器来实现。

校佳地，第一数值包括连续三次输出电压与基准电压相等时的三个第一数值；相应地，

存储单元包括三个存储器，分别用于存储三个第一数值。

计算单元可以包括分别用于对三个第一数值进行运算的除法器，以及对三个除法器的结果进行运算的加法器。

计算单元也可以包括分别用于对三个第一数值进行运算的移位寄存器，以及对三个除法器的结果进行运算的加法器。

可选地，本申请数字低压差稳压器中的计算单元可以采用加法器和除法器来实现，图5为本申请数字低压差稳压器的实施例的电路组成示意图，结合公式(1)，图5所示的实施例中，存储单元采用三个存储器：存储器1、存储器2和存储器3；计算单元采用除法器和加法器的组合来实现，如图5中的三个除法器：除法器1、除法器2和除法器3，以及一个加法器。结合图3，本实施例中，利用存储器1存储数值C1、存储器2存储数值C2、存储器3存储数值C3；利用除法器1计算得到(1/4)C1，除法器1计算得到(1/2)C2，除法器1计算得到(1/4)C3；再通过加法器计算得到第二数值Cm。最后将第二数值Cm输入计数器完成置数。

需要强调的是，本申请图5中所示的存储器，除法器，加法器只是实现本申请数字低压差稳压器实现稳压的方法的一种实施方式，并不用于限定本申请的保护范围，具体实现是可以采用其它结构代替的，比如：除法器可以用移位寄存器代替等。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述，仅为本发明的较佳实例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种数字低压差稳压器实现稳压的方法，其特征在于，包括：

获取连续两次或两次以上输出电压与基准电压相等时，两个或两个以上控制晶体管导通数目的第一数值；

根据获得的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值；

利用第二数值控制数字低压差稳压器中晶体管导通数量。

2.根据权利要求1所述的方法，其特征在于，所述第一数值包括连续三次输出电压与基准电压相等时的三个第一数值。

3.根据权利要求2所述的方法，其特征在于，所述三个第一数值包括：数值C1、数值C2和数值C3；

所述计算输出电压稳定输出时控制晶体管导通数目的第二数值Cm包括：Cm＝(1/2)[(1/2)(C1+C3)+C2]。

4.根据权利要求1～3任一项所述的方法，其特征在于，所述晶体管包括P沟道金属氧化物半导体PMOS晶体管、和/或N沟道金属氧化物半导体NMOS晶体管、和/或薄膜晶体管TFT。

5.一种数字低压差稳压器，包括模数转换单元、比较单元、译码单元，以及晶体管阵列，其特征在于，还包括：计数单元、存储单元，以及计算单元；其中，

计数单元，用于根据来自比较单元的比较结果控制计数器数值的增减，并按照预先设置的次数将连续两次或两次以上输出电压与基准电压相等时的第一数值输出给存储单元；将来自计算单元的第二数值作为控制晶体管阵列中晶体管导通数量的计数器数值输出给译码单元；

存储单元，用于存储来自计数单元的第一数值；

计算单元，用于根据存储单元存储的两个或两个以上第一数值，计算输出电压稳定输出时控制晶体管导通数目的第二数值，并将得到的第二数值输出给计数单元。

6.根据权利要求5所述的数字低压差稳压器，其特征在于，所述第一数值包括连续三次输出电压与基准电压相等时的三个第一数值；

所述存储单元包括三个存储器，分别用于存储三个第一数值。

7.根据权利要求6所述的数字低压差稳压器，其特征在于，所述计算单元包括分别用于对所述三个第一数值进行运算的除法器，以及对三个除法器的结果进行运算的加法器。

8.根据权利要求6所述的数字低压差稳压器，其特征在于，所述计算单元包括分别用于对所述三个第一数值进行运算的移位寄存器，以及对三个除法器的结果进行运算的加法器。

9.根据权利要求5～8任一项所述的数字低压差稳压器，其特征在于，所述晶体管包括P沟道金属氧化物半导体PMOS晶体管、和/或N沟道金属氧化物半导体NMOS晶体管、和/或薄膜晶体管TFT。