CN106788410A - 利用注入锁定环形振荡器产生正交本振信号的电路 - Google Patents

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Abstract

本发明涉及一种利用注入锁定环形振荡器产生正交本振信号的电路，通过分频器接收压控振荡器输出的信号进行奇数分频，输出非交叠信号PH1P和PH4P，ILRO模块包含通过多级差分放大器级联反馈构成的环形振荡器，每一级差分放大器各自包含一对差分输入管、尾电流镜管和电阻电容负载；其中，第一级差分放大器还包含BIAS注入模块，其设置的第一高通滤波器接收信号PH1P和PH4P作为向第一级尾电流镜管输入的注入信号，经所述ILRO模块的环形振荡器生成与注入信号相应的正交本振信号。本发明由于采用注入锁定环形振荡器，对VCO奇数分频后的信号实现了I/Q正交，避免了现有技术对VCO的频率更高的要求，还可以加入相位补偿电路，提高相位匹配。

Description

利用注入锁定环形振荡器产生正交本振信号的电路
技术领域
本发明涉及射频集成电路领域，尤其涉及一种利用注入锁定环形振荡器产生正交本振信号的电路。
背景技术
随着通信技术的发展，采用正交上变频或者正交下变频来完成变频操作的收发机结构得到了越来越广泛地应用。这种收发机都需要提供正交的本地信号，这主要是由于正交变频技术可以有效避免无线接收机中的镜像抑制问题或无线发射机中的镜像带杂散问题。正交变频技术采用正交本振信号与射频（或中频）信号进行混频来实现变频操作。如何产生具有足够宽的调谐范围，同时具有低噪声性能的匹配（包括相位匹配和幅度匹配）正交本振信号，通常是这些无线收发机设计所面临的一个主要挑战。
目前，有多种技术可以产生正交本振信号，常用的技术有：采用RC-CR相移网络、polyphase（无源多相）滤波器、LC耦合正交振荡器、边沿触发的二分频器等。
在RC-CR相移网络中有两个支路，一个是高通网络，一个是低通网络，两者仅在一个频率（ω=1/(RC)）处，输出幅度是相等的，在其它的频率处，它们的幅度都不相同。因此这种产生正交信号的方法仅能在一个频率点上产生完全理想的正交信号（信号幅度相同、相差90°）。而且，随着温度和工艺的变化，RC积也会发生变化，导致能产生理想正交信号的频率点也会发生变化。
polyphase无源多相网络产生正交信号，具有很宽的带宽，而且对元件的不匹配相对来说不敏感，在实现正交信号功能中也得到了广泛地应用。但是无源多相方案适用于小的正弦信号，当输入为方波信号时，输出的正交信号非常不对称，为了使输出在相同的水平，则需要很大的功耗，同时还需要幅度限值。
LC耦合正交振荡器，此方案采用片上电感，而且数量不少，会增大元件所需的布置面积。
其中，采用边沿触发的二分频器产生正交本振信号的方法可以避免本振产生电路与发射支路的频率牵引效应。这种电路是由压控振荡器产生两倍本振频率的差分信号，送给两个不同的二分频器经分频操作，就可以产生所需要的正交本振信号。因此，在很多无线收发机中得到广泛的应用。但是此方案电路对输入信号的频率要求必须保持50%的占空比，其中任何的偏差都会引起输出相位噪声。
尤其在多通道的接收机中，会出现更丰富的频率，当需要的本振信号是VCO信号的奇数分频时，如果仍然需要采用二分频，则需要VCO的频率更高，带来的设计难度会更高。
发明内容
本发明针对VCO频率进行奇数分频后的频率实现正交本振，提出一种利用注入锁定环形振荡器产生正交本振信号的电路。
为了达到上述目的，本发明的技术方案是提供一种利用注入锁定环形振荡器产生正交本振信号的电路，其包含：
分频器，其接收压控振荡器输出的信号进行奇数分频，并输出有一对非交叠信号PH1P和PH4P；
ILRO模块，其包含通过多级差分放大器级联反馈构成的环形振荡器；每一级差分放大器各自包含一对差分输入管、尾电流镜管和电阻电容负载；
其中，第一级差分放大器还包含BIAS注入模块，其设置的第一高通滤波器接收所述分频器输出的非交叠信号PH1P和PH4P作为注入信号，向与所述第一高通滤波器连接的第一级差分放大器的尾电流镜管的输入端输送，经所述ILRO模块的环形振荡器生成与所述注入信号相应的正交本振信号。
优选地，所述ILRO模块，包含级联的四级差分放大器；
每一级差分放大器中，差分输入管的栅极作为输入端；
差分输入管的漏极作为输出端，并与电阻电容负载连接；所述电阻电容负载，包含连接在差分输入管漏极之间的两个负载电容、将各自相应的差分输入管漏极分别接至电源VDD的两个负载电阻；
第一级差分输入管的输入端对应接收第四级差分输入管的输出端发送的信号，其他各级差分输入管的输入端对应接收前一级差分输入管输出端发送的信号；
每一级差分输入管的源极相连的节点，连接至同一级尾电流镜管的漏极相连的节点；每一级尾电流镜管的源极相连且接地；第二级、第三级和第四级中，各自的尾电流镜管的栅极相连；第一级尾电流镜管的栅极与BIAS注入模块连接；
第二级差分输入管的输出端发送的信号I和IN，以及第四级差分输入管的输出端发送的信号Q和QN，作为所述ILRO模块的正交本振信号输出。
优选地，第一级差分放大器中BIAS注入模块的第一高通滤波器，包含：
第一电阻及第二电阻，串联在尾电流镜管的栅极之间；
第一电容，接收分频器的信号PH1P，向与该第一电容相连接的其中一个尾电流镜管的栅极输送；
第二电容，接收分频器的信号PH4P，向与该第二电容相连接的另一个尾电流镜管的栅极输送。
优选地，所述分频器，还输出另一对非交叠信号PH1N和PH4N，与信号PH1P和PH4P反相；
所述ILRO模块进一步设有相位补偿电路，其包含：
电流源，其设置的两个MOS管中，源极分别接至电源VDD，漏极相连且接至第三级尾电流镜管漏极相连的节点；
第二高通滤波器，其设置的第三电阻及第四电阻串联在两个MOS管的栅极之间，设置的第三电容接收分频器输出的信号PH1N向与该第三电容连接的一个所述MOS管的栅极输送，以及设置的第四电容接收分频器输出的信号PH4N向与该第四电容连接的另一个所述MOS管的栅极输送。
优选地，与信号PH1P和PH4P对应的两个非交叠时钟信号的频率为finj；
第一级差分放大器中差分输入管向尾电流镜管输送的尾电流Iinj+的频率为2finj；所述环形振荡器的振荡频率fosc为finj。
优选地，所述分频器是三分频电路，其进一步包含：级联的四个D类型触发器，两个反相器，以及一个与门；
其中，第一D类型触发器的Q端接第二D类型触发器的D端；
第二D类型触发器的Q端接第三D类型触发器的D端和一个反相器的输入端；
第三D类型触发器的Q端接第四D类型触发器的D端；
第四D类型触发器的Q端接另一反相器的输入端；
两个反相器的输出端分别接与门的输入端，与门的输出端反馈接第一D类型触发器的D端；
第二D类型触发器和第四D类型触发器的CLK输入端，接时钟信号CLK信号；第一D类型触发器和第三D类型触发器的CLK输入端，接时钟信号CLK的反相信号；
第一D类型触发器的Q端和QN端对应输出PH1P和PH1N信号；
第四D类型触发器的Q端和QN端对应输出PH4P和PH4N信号，与信号PH1P和PH4P反相。
优选地，所述三分频电路的各个D类型触发器，是TSPC型触发器、或CML结构的触发器、或标准的D触发器。
优选地，所述压控振荡器输出为200Mz~3GHz的数字信号时，所述三分频电路的各个D类型触发器使用TSPC型触发器、或CML结构的触发器；
或者，所述压控振荡器输出为300MHz以下的数字信号时，所述三分频电路的各个D类型触发器使用标准的D触发器。
本发明的有益效果是：
本发明由于采用注入锁定环形振荡器，对VCO奇数分频后的信号实现了I/Q正交，避免了现有技术中对VCO的频率更高的要求。本发明对输入信号的要求可以是大信号也可以是小信号；并且，输入信号也无需满足50%占空比的要求。本发明加入相位补偿电路，不影响环形振荡器的工作，而能够提高相位匹配。
附图说明
图1为本发明一种利用注入振荡器产生正交本振的电路系统架构示意图；
图2为本发明的三分频电路示意图；
图3为本发明的ILRO整体电路结构图；
图4为本发明的三分频电路的四相输出波形示意图；
图5为本发明对VCO的一个理想频率信号处理所得的信号波形示意图；
图6为本发明通过spectre仿真器得到的I/Q输出信号示意图；
图7为本发明通过PSS仿真的I/Q信号的示意图。
具体实施方式
下面结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步说明阐述。
本发明提供一种利用注入锁定环形振荡器产生正交本振信号的电路，包括对压控振荡器（VCO）输出的信号进行奇数分频（下文以三分频电路为例）的分频器，和ILRO模块（注入锁定环形振荡器）。如图1所示的电路中，包含两部分：三分频电路101、ILRO（注入锁定环形振荡器）模块102。三分频电路101输出非交叠的两相信号PH1P和PH4P，及PH1N和PH4N信号，作为输入信号注入给ILRO模块102；ILRO模块通过自身环形振荡的特性，根据注入信号实现输出信号正交，得到信号I，IN，Q，QN。
如图2所示，三分频电路101中，包含：四个D类型触发器201~204，两个反相器205、206，与门207。四个D类型触发器201~204级联，通过反馈做组合运算的时序电路。
其中，第一D类型触发器201的输出端Q接第二D类型触发器202的输入端D，第二D类型触发器202的输出端Q接第三D类型触发器203的输入端D和反相器206的输入端，第三D类型触发器203的输出端Q接第四D类型触发器204的输入端D，第四D类型触发器204的输出端Q接反相器205的输入端；反相器205和206的输出端分别接与门207的输入端，与门207的输出端反馈接第一D类型触发器201的输入端D。第一D类型触发器201和第三D类型触发器203的CLK输入端，接时钟信号CLK的反相信号；第二D类型触发器202和第四D类型触发器204的CLK输入端，接时钟信号CLK信号；此方案可以根据状态转移图设计。
三分频电路101中各个D类型触发器（DFF）的设计，可以根据频率的大小选择合适的触发器架构：例如，高频（0.18um CMOS工艺，200Mz~3GHz）的数字信号，可以采用TSPC（ture single-phase clock）触发器或者CML结构的触发器；低频（0.18um CMOS工艺，低于300MHz）的数字信号，可以采用标准的D触发器，此方案选择较多，可以根据本身需求选择。
第一D类型触发器201的输出端Q和QN对应输出PH1P和PH1N信号，第四D类型触发器204的输出端Q和QN对应输出PH4P和PH4N信号。其中，PH1P和PH4P作为一对三分频后的非交叠信号输出，PH1N和PH4N为PH1P和PH4P的对应反相信号，作为另一对非交叠信号输出。
如图3所示，ILRO模块包含四级差分放大器级联反馈构成的环形振荡器，各级差分放大器包含一对差分输入管、尾电流镜管、电阻电容负载。第一级进一步具有BIAS注入模块，其包含电阻电容组成的高通滤波器。
以ILRO模块第一级结构443的差分放大器为例，其包含：输入差分对NMOS管403和NMOS管404，尾电流源NMOS管407和NMOS管408，以及负载电阻401和402，负载电容405和406。
其中，各负载电阻401和402的一端接电源VDD，另一端对应连接NMOS管403和NMOS管404的漏极，这两处负载电阻与MOS管漏极连接的节点分别作为第一级结构443的输出端A、AN。串联的负载电容405和406连接在NMOS管403和NMOS管404的漏极之间。NMOS管403和NMOS管404的源极相连的节点，连至NMOS管407和NMOS管408的漏极相连的节点，记录此处从输入差分对流至尾电流源的电流信号为Iinj+。NMOS管407和NMOS管408的源极相连并接地。
除了不具有BIAS注入模块之外，第二级结构444、第三级结构445和第四级结构447，各自具有与上述第一级结构443的差分放大器相类似的元件结构及连接关系。
其中，第二级结构444包含输入差分对NMOS管415和NMOS管416，尾电流源NMOS管419和NMOS管420，以及负载电阻413和414，负载电容417和418；第三级结构445包含输入差分对NMOS管423和NMOS管424，尾电流源NMOS管427和NMOS管428，以及负载电阻421和422，负载电容425和426；第四级结构447包含输入差分对NMOS管437和NMOS管438，尾电流源NMOS管441和NMOS管442，以及负载电阻435和436，负载电容439和440。
第一级结构443和后级（第二级结构444、第三级结构445和第四级结构447）的区别在于，第一级结构443具有BIAS注入模块，其在BIAS控制的MOS管加入了注入信号部分，包含由电容409、410和电阻411、412组成的高通网络，注入信号分别接三分频电路输出的PH1P和PH4P信号。所述电阻411、412串联在NMOS管407和NMOS管408的栅极之间；NMOS管407和NMOS管408的栅极还分别通过所述电容409、410，对应连接PH1P和PH4P信号。
而与上述注入信号部分的结构不同，第二级结构444、第三级结构445和第四级结构447中，各尾电流源的两个NMOS管（419、420；427、428；441、442）的栅极，则是相应连接的。
ILRO模块的第一级结构443中，第一级的输入端即NMOS管403、NMOS管404的栅极，对应接第四级结构447的输出端QN、Q；第一级结构443的输出端A、AN，对应接第二级结构444的输入端即NMOS管415、NMOS管416的栅极；第二级的输出端I、IN，接第三级结构445的输入端即NMOS管423和NMOS管424的栅极；第三级的输出端B、BN接第四级结构447的输入端即NMOS管437和NMOS管438的栅极。
对于本发明中第二、三、四级构成的环形振荡器，当振荡器自己的振荡频率与VCO的三分频频率相近时，三分频信号注入ILRO电路中，环形振荡器的频率会被牵引到注入后的频率。这四级放大器，每级经过45°相移，最后一级通过输出端变化形成180°相移，一共为360°相移。第二级和第四级的输出相移变化为90°，得到正交信号I, IN, Q ,QN输出。
本发明中还进一步包含相位补偿电路446，其包含电阻电容组成的高通滤波器和电流源，结构与第一级输入的注入信号部分的结构类似。所述相位补偿电路446包含NMOS管433和NMOS管434，两者的源极分别接至电源VDD，漏极相连接至第三级结构445的尾电流源上（即，NMOS管423和NMOS管424源极相连的节点，与NMOS管427和NMOS管428漏极相连的节点连接之处，记录该处的电流信号为Iinj-）。所述电阻429、430串联在NMOS管433和NMOS管434的栅极之间；NMOS管433和NMOS管434的栅极还分别通过所述电容431、432，对应连接三分频电路输出的PH1N和PH4N信号。所述相位补偿电路446的设置，不会影响环形振荡器的正常工作，而能够更好的保证正交相位的匹配度。
本发明通过上述电路，利用注入锁定环形振荡器产生正交本振信号的具体原理如下：
注入锁定，当振荡源受到一个频率接近的信号干扰时，振荡源的输出频率会偏离原来的振荡频率而锁定在干扰的频率上。
一个周期脉冲，在带宽限制系统中，是由偶次谐波（主要由二次谐波）造成占空比偏离50%占空比，如果假设每级的失配可以忽略，当注入信号的频率只包含奇次谐波，则输出信号的占空比都是50%。
PH1P和PH4P对应的两个非交叠时钟信号的频率为finj，经过第一级结构443注入后，第一级放大器的尾电流Iinj+的波形如图4所示；第一级的NMOS管407和NMOS管408实现了或门（OR）的功能，且尾电流Iinj+的频率为2finj，环形振荡器的振荡频率为fosc=finj，每级放大器相当一个混频器，在环形振荡器中的频率只有奇数次谐波。因此环形振荡器的输出频率能很好地实现50%的占空比。
图3中差分放大器采用的是电阻、电容负载结构。在实际电路中为了考虑电容的变化，需要考虑加入修调方案，可以与VCO中的电容修调方案类似，采用VCO的输出频率与环形振荡器的振荡频率做校准，使振荡频率处在三分频频率附近，在本发明中不再详细赘述。即，通过设计调节，可以将环形振荡器的振荡频率，设置在VCO输出频率的三分频频率附近。
本发明设计的ILRO电路可以实现小信号（指处在可保证MOS管饱和工作区不变的输入变化范围的信号）的注入，也可以完成大信号（指存在使MOS管的工作区发生变化的输入幅度变化，可以为0-VDD的数字大摆幅信号）的注入。通过高频滤波电路，将信号叠加在BIAS电路上，注入形成Iinj+电流，得到的频率为2倍finj。
由于注入信号的偶次谐波是相位失配的主要原因。在ILRO模块中，环形振荡器在第一级注入信号后，会经过反馈环混频出高次谐波，这种高次谐波会通过环路滤波功能明显减少，因此，它们对相位失配的贡献明显减少。
另一个重要正交相位失配的原因是I/Q级的偏置电流的差异造成，Iinj+和Iinj-的差异会引起相位的失配。因此添加相位补偿电路446，并不影响ILRO的正常工作，同时对I/Q的电流产生一定的补偿作用，减小了正交相位失配。
在锁定的状态下，ILRO的驱动电流的相位噪声比本身的相位噪声更高，是因为闭环的相位噪声被锁定带宽抑制掉了。所以在整个LO的设计当中，主要的相位噪声由VCO本身提供。当采用LC-VCO时的相位噪声本身较低，所以在此系统中的相位噪声可以不用考虑。
图5所示为VCO后一个理想频率信号，经过三分频产生非交叠的输出信号PH1P和PH4P，以及PH1N和PH1P，大信号注入给ILRO模块；采用SMIC0.18的工艺，通过spectre仿真器得到图6所示为产生的I/Q输出信号，图7为通过PSS仿真的示意图，其在I/Q频率处的相位误差在1.08Deg。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (8)

1.一种利用注入锁定环形振荡器产生正交本振信号的电路，其特征在于，包含：
分频器，其接收压控振荡器输出的信号进行奇数分频，并输出有一对非交叠信号PH1P和PH4P；
ILRO模块，其包含通过多级差分放大器级联反馈构成的环形振荡器；每一级差分放大器各自包含一对差分输入管、尾电流镜管和电阻电容负载；
其中，第一级差分放大器还包含BIAS注入模块，其设置的第一高通滤波器接收所述分频器输出的非交叠信号PH1P和PH4P作为注入信号，向与所述第一高通滤波器连接的第一级差分放大器的尾电流镜管的输入端输送，经所述ILRO模块的环形振荡器生成与所述注入信号相应的正交本振信号。
2.如权利要求1所述的电路，其特征在于，
所述ILRO模块，包含级联的四级差分放大器；
每一级差分放大器中，差分输入管的栅极作为输入端；
差分输入管的漏极作为输出端，并与电阻电容负载连接；所述电阻电容负载，包含连接在差分输入管漏极之间的两个负载电容、将各自相应的差分输入管漏极分别接至电源VDD的两个负载电阻；
第一级差分输入管的输入端对应接收第四级差分输入管的输出端发送的信号，其他各级差分输入管的输入端对应接收前一级差分输入管输出端发送的信号；
每一级差分输入管的源极相连的节点，连接至同一级尾电流镜管的漏极相连的节点；每一级尾电流镜管的源极相连且接地；第二级、第三级和第四级中，各自的尾电流镜管的栅极相连；第一级尾电流镜管的栅极与BIAS注入模块连接；
第二级差分输入管的输出端发送的信号I和IN，以及第四级差分输入管的输出端发送的信号Q和QN，作为所述ILRO模块的正交本振信号输出。
3.如权利要求2所述的电路，其特征在于，
第一级差分放大器中BIAS注入模块的第一高通滤波器，包含：
第一电阻及第二电阻，串联在尾电流镜管的栅极之间；
第一电容，接收分频器的信号PH1P，向与该第一电容相连接的其中一个尾电流镜管的栅极输送；
第二电容，接收分频器的信号PH4P，向与该第二电容相连接的另一个尾电流镜管的栅极输送。
4.如权利要求3所述的电路，其特征在于，
所述分频器，还输出另一对非交叠信号PH1N和PH4N，与信号PH1P和PH4P反相；
所述ILRO模块进一步设有相位补偿电路，其包含：
电流源，其设置的两个MOS管中，源极分别接至电源VDD，漏极相连且接至第三级尾电流镜管漏极相连的节点；
第二高通滤波器，其设置的第三电阻及第四电阻串联在两个MOS管的栅极之间，设置的第三电容接收分频器输出的信号PH1N向与该第三电容连接的一个所述MOS管的栅极输送，以及设置的第四电容接收分频器输出的信号PH4N向与该第四电容连接的另一个所述MOS管的栅极输送。
5.如权利要求1~4中任意一项所述的电路，其特征在于，
与信号PH1P和PH4P对应的两个非交叠时钟信号的频率为finj；
第一级差分放大器中差分输入管向尾电流镜管输送的尾电流Iinj+的频率为2finj；所述环形振荡器的振荡频率fosc为finj。
6.如权利要求1或5所述的电路，其特征在于，
所述分频器是三分频电路，其进一步包含：级联的四个D类型触发器，两个反相器，以及一个与门；
其中，第一D类型触发器的Q端接第二D类型触发器的D端；
第二D类型触发器的Q端接第三D类型触发器的D端和一个反相器的输入端；
第三D类型触发器的Q端接第四D类型触发器的D端；
第四D类型触发器的Q端接另一反相器的输入端；
两个反相器的输出端分别接与门的输入端，与门的输出端反馈接第一D类型触发器的D端；
第二D类型触发器和第四D类型触发器的CLK输入端，接时钟信号CLK信号；第一D类型触发器和第三D类型触发器的CLK输入端，接时钟信号CLK的反相信号；
第一D类型触发器的Q端和QN端对应输出PH1P和PH1N信号；
第四D类型触发器的Q端和QN端对应输出PH4P和PH4N信号，与信号PH1P和PH4P反相。
7.如权利要求6所述的电路，其特征在于，
所述三分频电路的各个D类型触发器，是TSPC型触发器、或CML结构的触发器、或标准的D触发器。
8.如权利要求6所述的电路，其特征在于，
所述压控振荡器输出为200Mz~3GHz的数字信号时，所述三分频电路的各个D类型触发器使用TSPC型触发器、或CML结构的触发器；
或者，所述压控振荡器输出为300MHz以下的数字信号时，所述三分频电路的各个D类型触发器使用标准的D触发器。
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