CN106784241A - 板上芯片封装方法和板上芯片封装系统 - Google Patents

板上芯片封装方法和板上芯片封装系统 Download PDF

Info

Publication number
CN106784241A
CN106784241A CN201611215601.XA CN201611215601A CN106784241A CN 106784241 A CN106784241 A CN 106784241A CN 201611215601 A CN201611215601 A CN 201611215601A CN 106784241 A CN106784241 A CN 106784241A
Authority
CN
China
Prior art keywords
chip
film
conductor wire
substrate
heated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611215601.XA
Other languages
English (en)
Other versions
CN106784241B (zh
Inventor
白生茂
曲丞世
张晓裴
潘娜
王洁
武帅
周德宝
梁旭东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Jason Electric Co Ltd
Original Assignee
Qingdao Jason Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qingdao Jason Electric Co Ltd filed Critical Qingdao Jason Electric Co Ltd
Priority to CN201611215601.XA priority Critical patent/CN106784241B/zh
Publication of CN106784241A publication Critical patent/CN106784241A/zh
Application granted granted Critical
Publication of CN106784241B publication Critical patent/CN106784241B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明公开了一种板上芯片封装方法和板上芯片封装系统，解决现有COB封装中引线键合和包封工艺均需要人工参与导致生产效率低的技术问题。在薄膜的设定位置添加导电线，并保证导电线的两端嵌入薄膜中，且导电线除去两端的中间段部分凸起在薄膜之上；将述薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端分别与芯片和基板上的设定焊点对正；按照设定温度和设定时间对薄膜进行加热，使得薄膜受热变形后与芯片和基板表面贴合实现包封，并在加热至薄膜呈半流体状态后使得导电线的两端下沉与对应焊点接触实现引线键合。这种以引线键合和包封的工艺合二为一的方式，省去了人工操作设备打线的步骤，能够显著提高生产效率。

Description

板上芯片封装方法和板上芯片封装系统
技术领域
本发明属于COB封装技术领域，具体地说，是涉及一种板上芯片封装方法和板上芯片封装系统。
背景技术
COB封装即Chip on Board），就是将裸芯片使用导电或非导电胶粘附在互连基板上，然后进行引线键合实现电气连接，最后，为了避免由于裸芯片暴露在空气中受到污染或人为损坏而影响或破坏芯片功能，需要用胶把芯片和键合引线包封起来。这其中，引线键合工艺是一种使用细金属线，利用热、压力、超声波能量为使金属引线与基板焊盘紧密焊合，实现芯片与基板间的电气互连和芯片间的信息互通。包封工艺是通过涂覆或者灌封设备，将树脂、硅胶等封装材料附着在芯片和基板表面，起到保护作用。
在LED芯片制造领域，常见的COB封装制作工艺包括：首先，将芯片粘贴在基板上进行固定；接着，人工操作设备进行打线，也即引线键合，使芯片与基板间实现电连接；最后，使用包封材料把芯片和键合引线以及基板包封。
上述步骤中，由于引线键合和包封工艺均需要人工参与，导致LED芯片采用COB封装的生产效率比较低。
发明内容
本申请提供了一种板上芯片封装方法和板上芯片封装系统，解决现有COB封装由于引线键合和包封工艺均需要人工参与导致生产效率低的技术问题。
为解决上述技术问题，本申请采用以下技术方案予以实现：
提出一种板上芯片封装方法，包括：在薄膜的设定位置添加导电线；其中，导电线的两端嵌入薄膜中，且所述导电线除去两端的中间段部分凸起在薄膜之上；将所述薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端分别与芯片和基板上的设定焊点对正；按照设定温度和设定时间对薄膜进行加热，使得薄膜受热与芯片和基板表面贴合，并使得导电线的两端下沉与对应焊点接触实现芯片与基板的电气连接。
进一步的，所述按照设定温度和设定时间对薄膜进行加热，使得薄膜受热与芯片和基板表面贴合，并使得导电线的两端下沉与对应焊点接触实现芯片与基板的电气连接，具体为：以第一设定温度和第一设定时间对所述薄膜加热，使得所述薄膜软化变形后与芯片和基板贴合；以第二设定温度和第二设定时间对所述薄膜加热，使得所述薄膜呈半流体状态并逐渐变薄，使得所述导电线两端在重力作用下下沉后与对应焊点接触。
进一步的，所述第一设定温度和第二设定温度范围为100℃-300℃。
进一步的，所述按照设定温度和设定时长对薄膜进行加热中，对薄膜加热以从上至下的垂直方式加热。
进一步的，所述薄膜采用氟树脂为材料制成。
进一步的，所述薄膜的厚度加工为80-300微米。
进一步的，将所述薄膜覆盖于固定有芯片的基板之上之前，所述方法还包括：将多个固定有芯片的基板分别置于多个集成卡槽中。
提出一种板上芯片封装系统，包括薄膜加工模块、校准模块和加热模块；所述薄膜加工模块，用于在薄膜的设定位置添加导电线；其中，导电线的两端嵌入薄膜中，且所述导电线除去两端的中间段部分凸起在薄膜之上；所述校准模块，用于将所述薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端点分别与基板和芯片上的设定焊点对正；所述加热模块，用于按照设定温度和设定时间对薄膜进行加热，使得薄膜受热与芯片和基板表面贴合，并使得导电线的两端下沉与对应焊点接触，实现芯片与基板的电气连接。
进一步的，所述加热模块，具体用于：以第一设定温度和第一设定时间对所述薄膜加热，使得所述薄膜软化变形后与芯片和基板贴合；以第二设定温度和第二设定时间对所述薄膜加热，使得所述薄膜呈半流体状态并逐渐变薄，使得所述导电线两端在重力作用下下沉后与对应焊点接触实现芯片与基板的电气连接。
进一步的，所述板上芯片封装系统还包括固定模块，所述固定模块包括多个集成卡槽，用于放置多个固定有芯片的基板。
与现有技术相比，本申请的优点和积极效果是：本申请提出的板上芯片封装方法和板上芯片封装系统中，将嵌有导电线的薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端分别对准芯片和基板上的焊点，随后对薄膜进行加热，使其受热软化变形后附着于芯片和基板贴上起到包封的作用，并在加热至薄膜呈半流体状态后，使得导电线的两端下沉与芯片和基板上的焊点接触，从而实现芯片与基板的电气连接，也即完成了引线键合。这种封装方法相比于现有技术，将引线键合和包封的工艺步骤合二为一，无需人工参与，能够显著提高生产效率，解决现有COB封装由于引线键合和包封工艺需要人工参与导致生产效率低的技术问题。
结合附图阅读本申请实施方式的详细描述后，本申请的其他特点和优点将变得更加清楚。
附图说明
图1 为本申请提出的板上芯片封装方法的方法流程图；
图2为本申请提出的板上芯片封装方法示意图；
图3为本申请提出的板上芯片封装方法示意图；
图4为本申请提出的板上芯片封装系统的系统架构图。
具体实施方式
下面结合附图对本申请的具体实施方式作进一步详细地说明。
如图1所示，本申请提出的板上芯片封装方法，包括如下步骤：
步骤S11：在薄膜的设定位置添加导电线；其中，导电线的两端嵌入薄膜中，且导电线除去两端的中间段部分凸起在薄膜之上。
采用氟树脂为材料制成厚度约50至600微米的薄膜，在薄膜的厚度控制上，若过薄则抗氧化性能不佳且对工艺的要求高，若过厚则影响芯片体积，最佳厚度控制在80至300微米。
在制膜过程中，需在设定位置添加导电线，这里的设定位置是指当薄膜覆盖于固定有芯片的基板之上时，导电线的两端正对芯片与基板上实现电气连接的焊点。如图2所示，以导电线11为例，其两端点a和b嵌入薄膜21内，嵌入位置可以与薄膜21底部齐平，或在薄膜21中间；当薄膜21覆盖在芯片22和基板23之上时，导电线21的两端正对芯片22与基板23实现电气连接的焊点A和B。导电线本体长度要大于焊点A和焊点B之间的距离，如图2所示，当导电线21两端嵌入薄膜后，除去两端点的中间段部分凸起在薄膜21之上。导电线为金属线，例如金线或金锡合金线或合金组分。
步骤S12：将薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端分别与芯片和基板的设定焊点对正。
带有导电线的薄膜制备完成之后，将其覆盖在固定有芯片的基板之上，并采用校准设备校准薄膜的覆盖位置，使得各个导电线的两端分别与其对应要连接的芯片和基板上的设定焊点对正。
如图2所示，薄膜21覆盖于固定有芯片22的基板23时 ，需校准薄膜上的导电线11与其对应要连接的芯片22上的焊点A和基板23上的焊点B对正，以及校准导电线12与其对应要连接的芯片22上的焊点C和基板23上的焊点D对正。
步骤S13：按照设定温度和设定时间对薄膜进行加热，使得薄膜受热与芯片和基板表面贴合，并使得导电线的两端下沉与对应焊点接触实现芯片与基板的电气连接。
薄膜校准覆盖于固定有芯片的基板上之后，在加热装置中以设定温度和设定加热时间对薄膜进行加热，使得薄膜受热软化与芯片和基板贴合，并使得导电线由于薄膜受热软化后受重力作用下沉至其两端分别与对应焊点接触。
具体的，以第一设定温度C1和第一设定时间T1对薄膜加热，使得薄膜软化变形后与芯片和基板贴合；
接着，再以第二设定温度C2和第二设定时间T2对薄膜加热，使得薄膜呈半流体状态并逐渐变薄，最终使得导电线两端在重力作用下下沉后与对应焊点接触，接触即实现芯片与基板的电气连接。
如图3所示，薄膜21在受热软化后，与芯片22和基板23贴合，在薄膜加热至呈半流体状态时，导电线11受重力下沉使得a端与芯片22的焊点A接触、b端与基板23的焊点B接触，从而导电线11实现了焊点A和焊点B的电气连接。导电线12同理。
这里的第一设定温度C1和第二设定温度C2的取值范围为100℃-300℃。
在按照设定温度和设定时长对薄膜进行加热中，对薄膜加热以从上至下的垂直方式加热。薄膜采用氟树脂为材料制成，目前的氟树脂薄膜透光率为60%-75%，为增加透光率，可以采用透明氟树脂为原料制作薄膜，紫外透光率可达90%以上。
在将薄膜覆盖于固定有芯片的基板之上之前，为便于将多个芯片和多个基板批量封装，可以采用统一有多个集成卡槽的装置，将多个固定有芯片的基板分别置于多个集成卡槽中，实现批量操作以提高加工效率。
上述板上芯片封装方法中，将嵌有导电线的薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端分别对准芯片和基板上的焊点，随后对薄膜进行加热，使其受热软化变形后附着于芯片和基板贴上起到包封的作用，并在加热至薄膜呈半流体状态后，使得导电线的两端下沉与芯片和基板上的焊点接触，从而实现芯片与基板的电气连接，也即完成了引线键合。这种封装方法相比于现有技术，将引线键合和包封的工艺步骤合二为一，无需人工参与，能够显著提高生产效率，解决现有COB封装由于引线键合和包封工艺需要人工参与导致生产效率低的技术问题。
基于上述提出的板上芯片封装方法，本申请还提出一种板上芯片封装系统，用于采用本申请提出的板上芯片封装方法实现COB封装，如图4所示，该系统包括薄膜加工模块41、校准模块42和加热模块43；其中，薄膜加工模块41用于在薄膜的设定位置添加导电线，保证导电线的两端嵌入薄膜中，且导电线除去两端的中间段部分凸起在薄膜之上；校准模块42用于将薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端点分别与基板和芯片上的设定焊点对正；加热模块43用于按照设定温度和设定时间对薄膜进行加热，使得薄膜受热与芯片和基板表面贴合，并使得导电线的两端下沉与对应焊点接触，实现芯片与基板的电气连接；例如一个加热反应室，能够置入覆盖有薄膜的基板。
或者，为了实现批量封装，本系统还包括有固定模块44，改固定模块包括多个集成卡槽，多个集成卡槽可以同时放置多个固定有芯片的基板。
加热模块43具体用于：以第一设定温度和第一设定时间对薄膜加热，使得薄膜软化变形后与芯片和基板贴合；以第二设定温度和第二设定时间对薄膜加热，使得薄膜呈半流体状态并逐渐变薄，使得导电线两端在重力作用下下沉后与对应焊点接触实现芯片与基板的电气连接。
具体的板上芯片封装系统的工作方式已经在上述板上芯片封装方法中详述，此处不予赘述。
上述本申请提出的板上芯片封装方法和板上芯片封装系统中，省去了引线键合的步骤，在包封芯片同时实现引线键合，无需人工参与，并且能够实现大批量芯片同时封装，能够显著提高生产效率，避免人工操作带来的误差。
应该指出的是，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的普通技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (10)

1.板上芯片封装方法，其特征在于，包括：
在薄膜的设定位置添加导电线；其中，导电线的两端嵌入薄膜中，且所述导电线除去两端的中间段部分凸起在薄膜之上；
将所述薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端分别与芯片和基板上的设定焊点对正；
按照设定温度和设定时间对薄膜进行加热，使得薄膜受热与芯片和基板表面贴合，并使得导电线的两端下沉与对应焊点接触实现芯片与基板的电气连接。
2.根据权利要求1所述的板上芯片封装方法，其特征在于，所述按照设定温度和设定时间对薄膜进行加热，使得薄膜受热与芯片和基板表面贴合，并使得导电线的两端下沉与对应焊点接触实现芯片与基板的电气连接，具体为：
以第一设定温度和第一设定时间对所述薄膜加热，使得所述薄膜软化变形后与芯片和基板贴合；
以第二设定温度和第二设定时间对所述薄膜加热，使得所述薄膜呈半流体状态并逐渐变薄，使得所述导电线两端在重力作用下下沉后与对应焊点接触实现芯片与基板的电气连接。
3.根据权利要求2所述的板上芯片封装方法，其特征在于，所述第一设定温度和第二设定温度范围为100℃-300℃。
4.根据权利要求1所述的板上芯片封装方法，其特征在于，所述按照设定温度和设定时长对薄膜进行加热中，对薄膜加热以从上至下的垂直方式加热。
5.根据权利要求1所述的板上芯片封装方法，其特征在于，所述薄膜采用氟树脂为材料制成。
6.根据权利要求1所述的板上芯片封装方法，其特征在于，所述薄膜的厚度加工为80-300微米。
7.根据权利要求1所述的板上芯片封装方法，其特征在于，将所述薄膜覆盖于固定有芯片的基板之上之前，所述方法还包括：
将多个固定有芯片的基板分别置于多个集成卡槽中。
8.一种板上芯片封装系统，其特征在于，包括薄膜加工模块、校准模块和加热模块；
所述薄膜加工模块，用于在薄膜的设定位置添加导电线；其中，导电线的两端嵌入薄膜中，且所述导电线除去两端的中间段部分凸起在薄膜之上；
所述校准模块，用于将所述薄膜覆盖于固定有芯片的基板之上，并校准使得导电线的两端点分别与基板和芯片上的设定焊点对正；
所述加热模块，用于按照设定温度和设定时间对薄膜进行加热，使得薄膜受热与芯片和基板表面贴合，并使得导电线的两端下沉与对应焊点接触，实现芯片与基板的电气连接。
9.根据权利要求8所述的板上芯片封装系统，其特征在于，所述加热模块，具体用于：
以第一设定温度和第一设定时间对所述薄膜加热，使得所述薄膜软化变形后与芯片和基板贴合；
以第二设定温度和第二设定时间对所述薄膜加热，使得所述薄膜呈半流体状态并逐渐变薄，使得所述导电线两端在重力作用下下沉后与对应焊点接触实现芯片与基板的电气连接。
10.根据权利要求8所述的板上芯片封装系统，其特征在于，所述板上芯片封装系统还包括固定模块，所述固定模块包括多个集成卡槽，用于放置多个固定有芯片的基板。
CN201611215601.XA 2016-12-26 2016-12-26 板上芯片封装方法和板上芯片封装系统 Active CN106784241B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611215601.XA CN106784241B (zh) 2016-12-26 2016-12-26 板上芯片封装方法和板上芯片封装系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611215601.XA CN106784241B (zh) 2016-12-26 2016-12-26 板上芯片封装方法和板上芯片封装系统

Publications (2)

Publication Number Publication Date
CN106784241A true CN106784241A (zh) 2017-05-31
CN106784241B CN106784241B (zh) 2019-04-30

Family

ID=58924817

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611215601.XA Active CN106784241B (zh) 2016-12-26 2016-12-26 板上芯片封装方法和板上芯片封装系统

Country Status (1)

Country Link
CN (1) CN106784241B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112788845A (zh) * 2019-11-06 2021-05-11 台湾爱司帝科技股份有限公司 具有加热功能的非导电薄膜以及电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110291122A1 (en) * 2010-05-26 2011-12-01 Samsung Mobile Display Co., Ltd. Display device and method of manufacturing the same
US20140264417A1 (en) * 2013-03-14 2014-09-18 Shinko Electric Industries Co., Ltd. Wiring board and light emitting device
JP2015041682A (ja) * 2013-08-21 2015-03-02 旭化成イーマテリアルズ株式会社 Ｌｅｄチップ接続構造体及びその製造方法
CN105051923A (zh) * 2013-03-28 2015-11-11 东芝北斗电子株式会社 发光装置及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110291122A1 (en) * 2010-05-26 2011-12-01 Samsung Mobile Display Co., Ltd. Display device and method of manufacturing the same
US20140264417A1 (en) * 2013-03-14 2014-09-18 Shinko Electric Industries Co., Ltd. Wiring board and light emitting device
CN105051923A (zh) * 2013-03-28 2015-11-11 东芝北斗电子株式会社 发光装置及其制造方法
JP2015041682A (ja) * 2013-08-21 2015-03-02 旭化成イーマテリアルズ株式会社 Ｌｅｄチップ接続構造体及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112788845A (zh) * 2019-11-06 2021-05-11 台湾爱司帝科技股份有限公司 具有加热功能的非导电薄膜以及电子装置

Also Published As

Publication number Publication date
CN106784241B (zh) 2019-04-30

Similar Documents

Publication Publication Date Title
US7037756B1 (en) Stacked microelectronic devices and methods of fabricating same
JP3393247B2 (ja) 光学装置およびその製造方法
US10283376B2 (en) Chip encapsulating method and chip encapsulating structure
TWI328293B (en) Light emitting diode and wafer level package method, wafer level bonding method thereof and circuit structure for wafer level package
WO2012068763A1 (zh) 一种无载体栅格阵列ic芯片封装件及其制备方法
CN110021557A (zh) 半导体装置封装及相关方法
JP2006190975A (ja) ウェハレベルパッケージの封止材充填構造、及びその方法
CN102344110A (zh) 微机电系统器件的方形扁平无引脚封装结构及方法
CN107275463A (zh) 一种新型led封装制作技术
CN106784241B (zh) 板上芯片封装方法和板上芯片封装系统
CN107195555A (zh) 一种芯片封装方法
CN106373896A (zh) 芯片封装制程及芯片封装体
CN102368484A (zh) 一种多芯片集成电路封装结构
CN107819065A (zh) 一种倒装led发光器件及其制备方法
CN104112733B (zh) 用于封装半导体芯片的模制材料和方法
US9178093B2 (en) Solar cell module on molded lead-frame and method of manufacture
CN102855825A (zh) 一种线阵及数码组合led显示器工艺
CN103915461B (zh) Cmos图像传感器封装方法
CN220772985U (zh) 一种场效应晶体管生物传感器封装结构
CN106784268A (zh) 一种微型无基板封装的三基色led及其封装方法
TW518732B (en) A semiconductor packaging process for ball grid array (BGA)
CN107369663A (zh) 一种具备正面凸点的扇出型封装结构的芯片及其制作方法
TW488046B (en) A process for packaging a window BGA to improve the efficiency of forming solder balls
CN201134426Y (zh) 芯片封装结构
TWI229430B (en) Optical micro electromechanical system package and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant