CN106782269A - 多路复用选择电路及栅极驱动电路 - Google Patents

Abstract

本发明提供一种多路复用选择电路及栅极驱动电路，包括：第一像素、第二像素、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、用于产生第一信号的第一信号产生器、用于产生第二信号的第二信号产生器、用于产生高电平或低电平的第一电平产生器以及用于传输数据信号的数据线。上述多路复用选择电路及栅极驱动电路，通过第一信号产生器产生的第一信号控制第四薄膜晶体管的电位，从而使与第四薄膜晶体管相连的第二像素处于低漏电状态，降低在对第一像素充电时第二像素的高漏电风险。

Description

多路复用选择电路及栅极驱动电路

技术领域

本发明涉及显示技术领域，尤其涉及一种多路复用选择电路及栅极驱动电路。

背景技术

在面板电路设计的过程中，利用单纯的NMOS或者PMOS进行门开关控制，其驱动薄膜晶体管(Thin Film Transistor，简称TFT)的工作状态受到数据线电位的影响较大，数据线和像素存在漏电的风险，严重时会影响面板的显示。

图1所示为现有小尺寸面板的组成部分。其中，A区用于像素的显示；B区即栅极驱动电路(Gate Driver On Array，简称GOA)区，用于产生面板内TFT的栅极驱动信号；E区即Fanout区，用于F区与A区数据线的走线连接；D区即多路复用选择(多路复用选择器)区域，用于将从集成电路(integrated circuit，简称IC)侧引出的数据线进行拆分，并提供多条数据线的驱动；C区即列走线(Wire on array，简称WOA)区，用于面板周围走线的连接；F区即IC区，用于IC的绑定，通过IC驱动面板内的电路和TFT；G区即挠性印刷电路板(FlexiblePrinted Circuit board，简称FPC)区，用于FPC的绑定，并通过FPC与主板连接。

图2是现有面板设计中采用的多路复用选择电路设计，其主要作用是利用CK控制信号分时的原理将一条数据线进行复用选择，用于三列像素(R像素、G像素和B像素)的驱动。图2中所示的电路是通过NMOS类型的器件进行多路选择器的控制。

图3是现有多路复用选择电路的工作时序图。当CK1的高电平脉冲来临时，薄膜晶体管T1打开，此时将会对薄膜晶体管T1的源极和R像素进行充电，其数据线上保持相应的电位；当CK2的高电平脉冲信号来临时，薄膜晶体管T2打开，此时薄膜晶体管T1的栅极电位为Vgl，薄膜晶体管T1的Vgs＝Vgl-Vdata，其中，Vdata为数据线上的电压。当数据线上的信号发生变化时薄膜晶体管T1一直处于很大的Vgs偏压下。此时，薄膜晶体管T1的漏电较大，与薄膜晶体管T1连接的数据线将处于高漏电的风险状态，进而使得R像素处于漏电的风险状态，严重时会影响面板的显示。同样的，当CK3高电平脉冲信号来临时，薄膜晶体管T1和薄膜晶体管T2也都处于高漏电的风险状态，薄膜晶体管T3在其源极和B像素充电完成后，也会处于高漏电的风险状态，标号f所圈区域表现为漏电风险。

上述现有技术中的电路结构，在对像素充电时，会使其他像素处于高漏电的风险状态，因此，亟需一种电路结构，用于解决像素充电时，其他像素处于高漏电风险状态的情况。

发明内容

本发明提供一种多路复用选择电路及栅极驱动电路，用以解决在将数据线进行复用选择用于多像素驱动时，容易出现高漏电的技术问题。

本发明一方面提供一种多路复用选择电路，包括：第一像素、第二像素、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、用于产生第一信号的第一信号产生器、用于产生第二信号的第二信号产生器、用于产生高电平或低电平的电平产生器以及用于传输数据信号的数据线，其中，所述第一薄膜晶体管包括第一输入端、第一栅极和第一输出端；所述第二薄膜晶体管包括第二输入端、第二栅极和第二输出端；所述第三薄膜晶体管包括第三输入端、第三栅极和第三输出端；所述第四薄膜晶体管包括第四输入端、第四栅极和第四输出端；所述第五薄膜晶体管包括第五输入端、第五栅极和第五输出端；

所述第一栅极、所述第二栅极和所述第五栅极均与所述第一信号产生器相连，所述第一输入端与所述数据线相连，所述第一输出端与所述第二输入端相连，所述第二输出端与所述第一像素相连；

所述第三栅极和所述第四栅极均与所述第二信号产生器相连，所述第三输入端与所述数据线相连，所述第三输出端与所述第四输入端相连，所述第四输出端与所述第二像素相连；

所述第五输出端与所述第一电平产生器相连，所述第五输入端分别与所述第三输出端和第四输入端相连。

进一步的，还包括第三像素、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及用于产生第三信号的第三信号产生器；所述第六薄膜晶体管包括第六输入端、第六栅极和第六输出端；所述第七薄膜晶体管包括第七输入端、第七栅极和第七输出端；所述第八薄膜晶体管包括第八输入端、第八栅极和第八输出端；

所述第六栅极和所述第七栅极与所述第三信号产生器相连，所述第六输入端与所述数据线相连，所述第六输出端与所述第七输入端相连，所述第七输出端与所述第三像素相连；所述第八栅极与所述第一信号产生器相连、所述第八输出端与所述第一电平产生器相连，所述第八输入端分别与所述第六输出端和第七输入端相连。

进一步的，还包括第九薄膜晶体管、第十薄膜晶体管和用于产生高电平或低电平的第二电平产生器，其中，所述第九薄膜晶体管包括第九输入端、第九栅极和第九输出端；所述第十薄膜晶体管包括第十输入端、第十栅极和第十输出端；

所述第九栅极和所述第十栅极均与所述第二信号产生器相连，所述第九输出端和所述第十输出端均与所述第二电平产生器相连，所述第九输入端分别与所述第一输出端和所述第二输入端相连；所述第十输入端分别与所述第六输出端和所述第七输入端相连。

进一步的，还包括第十一薄膜晶体管、第十二薄膜晶体管和用于产生高电平或低电平的第三电平产生器，其中，所述第十一薄膜晶体管包括第十一输入端、第十一栅极和第十一输出端；所述第十二薄膜晶体管包括第十二输入端、第十二栅极和第十二输出端；

所述第十一栅极和所述第十二栅极均与所述第三信号产生器相连，所述第十一输出端和所述第十二输出端均与所述第三电平产生器相连，所述第十一输入端分别与所述第三输出端和所述第四输入端相连；所述第十二输入端分别与所述第一输出端和所述第二输入端相连。

进一步的，所述第一电平产生器、第二电平产生器和第三电平产生器为同一个电平产生器或者为不同的电平产生器。

进一步的，第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管均为P型薄膜晶体管或N型薄膜晶体管。

进一步的，所述第五输入端、所述第八输入端、所述第九输入端、所述第十输入端、所述第十一输入端和所述第十二输入端分别为对应薄膜晶体管的漏极，所述第五输出端、所述第八输出端、所述第九输出端、所述第十输出端、所述第十一输出端和所述第十二输出端分别为对应薄膜晶体管的源极。

进一步的，所述第一信号、所述第二信号和所述第三信号均为时钟信号。

进一步的，所述第一像素、第二像素和第三像素分别为R像素、G像素和B像素。

本发明另一方面提供一种栅极驱动电路，包括上述的多路复用选择电路。

本发明提供的多路复用选择电路及栅极驱动电路，通过第一信号产生器产生的第一信号控制第四薄膜晶体管的电位，从而使与第四薄膜晶体管相连的第二像素处于低漏电状态，降低在对第一像素充电时第二像素的高漏电风险。

附图说明

在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：

图1所示为现有小尺寸面板的组成部分；

图2是现有面板设计中采用的多路复用选择电路设计；

图3是现有多路复用选择电路的工作时序图；

图4是本发明一实施例提供的多路复用选择电路示意图；

图5是本发明一实施例提供的各信号的工作时序图；

图6是本发明另一实施例提供的多路复用选择电路示意图；

图7是本发明另一实施例提供的各信号的工作时序图。

在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。

具体实施方式

下面将结合附图对本发明作进一步说明。

请参考图4、图5，本发明实施例提供一种多路复用选择电路，包括：第一像素1、第二像素2、第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、用于产生第一信号的第一信号产生器3、用于产生第二信号的第二信号产生器4、用于产生高电平或低电平的电平产生器以及用于传输数据信号的数据线6，其中，第一薄膜晶体管T1包括第一输入端、第一栅极和第一输出端。第二薄膜晶体管T2包括第二输入端、第二栅极和第二输出端；第三薄膜晶体管T3包括第三输入端、第三栅极和第三输出端。第四薄膜晶体管T4包括第四输入端、第四栅极和第四输出端。第五薄膜晶体管T5包括第五输入端、第五栅极和第五输出端。第一栅极、第二栅极和第五栅极均与第一信号产生器3相连，第一输入端与数据线6相连，第一输出端与第二输入端相连，第二输出端与第一像素1相连。第三栅极和第四栅极均与第二信号产生器4相连，第三输入端与数据线6相连，第三输出端与第四输入端相连，第四输出端与第二像素2相连。第五输出端与第一电平产生器相连，第五输入端分别与第三输出端和第四输入端相连。图4中标号A为数据驱动电路，用于产生数据信号。图5中D为数据信号。

上述实施例中，第三薄膜晶体管T3与第四薄膜晶体管T4串联，并且在第三薄膜晶体管T3与第四薄膜晶体管T4相串联的位置留有一个可控节点用于第四薄膜晶体管T4的稳定控制，该可控节点与第五薄膜晶体管T5相连，通过第五薄膜晶体管T5实现第四薄膜晶体管T4的稳定控制。当第一信号产生器3产生的第一信号CK1的高电平脉冲来临时，第一薄膜晶体管T1与第二薄膜晶体管T2被打开，此时将会对数据线6和第一像素1进行充电，当数据线6上保持相应的电位，且第五薄膜晶体管T5被打开时，此时第四薄膜晶体管T4Vgs＝0V，使第二像素2处于低漏电状态。上述多路复用选择电路，通过第一信号产生器3产生的第一信号控制第四薄膜晶体管T4的电位，从而使与第四薄膜晶体管T4相连的第二像素2处于低漏电状态，降低了高漏电风险。

在本发明一个具体实施例中，上述结构还包括第三像素7、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8以及用于产生第三信号的第三信号产生器8；第六薄膜晶体管T6包括第六输入端、第六栅极和第六输出端；第七薄膜晶体管T7包括第七输入端、第七栅极和第七输出端；第八薄膜晶体管T8包括第八输入端、第八栅极和第八输出端。第六栅极和第七栅极与第三信号产生器8相连，第六输入端与数据线6相连，第六输出端与第七输入端相连，第七输出端与第三像素7相连；第八栅极与第一信号产生器3相连、第八输出端与第一电平产生器相连，第八输入端分别与第六输出端和第七输入端相连。

具体的，第六薄膜晶体管T6与第七薄膜晶体管T7相串联后再与第三像素7相连，在第六薄膜晶体管T6与第七薄膜晶体管T7相串联的的位置处留有一个可控节点用于第七薄膜晶体管T7的稳定控制，该可控节点与第八薄膜晶体管T8相连，通过第八薄膜晶体管T8实现第七薄膜晶体管T7的稳定控制。

当第一信号产生器3产生的第一信号CK1的高电平脉冲来临时，第一薄膜晶体管T1与第二薄膜晶体管T2被打开，此时将会对数据线6和第一像素1进行充电，当数据线6上保持相应的电位，且第五薄膜晶体管T5和第八薄膜晶体管T8被打开时，此时第四薄膜晶体管T4和第七薄膜晶体管T7的Vgs＝0V，使第二像素2和第三像素7处于低漏电状态。降低了第二像素2和第三像素7的高漏电风险。

进一步的，如图5所示，第一信号CK1、第二信号CK2和第三信号CK3均为时钟信号。第一像素1、第二像素2和第三像素7分别为R像素、G像素和B像素。图5中标号R、G和B分别为R像素、G像素和B像素上的电压。

在本发明另一个具体实施例中，上述结构还包括第九薄膜晶体管T9和第十薄膜晶体管T10，其中，第九薄膜晶体管T9包括第九输入端、第九栅极和第九输出端；第十薄膜晶体管T10包括第十输入端、第十栅极和第十输出端。第九栅极和第十栅极均与第二信号产生器4相连，第九输出端和第十输出端均与第二电平产生器相连，第九输入端分别与第一输出端和第二输入端相连。第十输入端分别与第六输出端和第七输入端相连。

当第二信号产生器4产生的第二信号CK2的高电平脉冲来临时，第三薄膜晶体管T3与第四薄膜晶体管T4被打开，此时将会对数据线6和第二像素2进行充电，当数据线6上保持相应的电位，且第九薄膜晶体管T9和第十薄膜晶体管T10被打开时，此时第二薄膜晶体管T2和第七薄膜晶体管T7的Vgs＝0V，使第一像素1和第三像素7处于低漏电状态。降低了第一像素1和第三像素7的高漏电风险。

在本发明又一个具体实施例中，上述结构还包括第十一薄膜晶体管T11和第十二薄膜晶体管T12，其中，第十一薄膜晶体管T11包括第十一输入端、第十一栅极和第十一输出端；第十二薄膜晶体管T12包括第十二输入端、第十二栅极和第十二输出端。第十一栅极和第十二栅极均与第三信号产生器8相连，第十一输入端和第十二输出端均与第三电平产生器相连，第十一输入端分别与第三输出端和第四输入端相连。第十二输入端分别与第一输出端和第二输入端相连。

当第三信号产生器8产生的第三信号CK3的高电平脉冲来临时，第六薄膜晶体管T6与第七薄膜晶体管T7被打开，此时将会对数据线6和第三像素7进行充电，当数据线6上保持相应的电位，且第十一薄膜晶体管T11和第十二薄膜晶体管T12被打开时，此时第二薄膜晶体管T2和第四薄膜晶体管T4的Vgs＝0V，使第一像素1和第二像素2处于低漏电状态。降低了第一像素1和第二像素2的高漏电风险。

进一步的，第一电平产生器、第二电平产生器和第三电平产生器为同一个电平产生器或者为不同的电平产生器。即第一电平产生器、第二电平产生器和第三电平产生器可采用相同的电平产生器来产生高电平或者低电平，也可采用不同的电平产生器来产生高电平或低电平，如第一电平产生器、第二电平产生器和第三电平产生器各自使用不同的电平产生器来产生高电平或低电平，具体可根据实际情况进行设置，在此不做限定。

进一步的，上述第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11和第十二薄膜晶体管T12均为N型薄膜晶体管，并且第一电平产生器、第二电平产生器和第三电平产生器(图中未示出)产生低电平VGL。

请参考图6、图7，在本发明一个具体实施例中，第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11和第十二薄膜晶体管T12均为P型薄膜晶体管，并且第一电平产生器、第二电平产生器和第三电平产生器产生高电平VGH。

进一步的，第五输入端、第八输入端、第九输入端、第十输入端、第十一输入端和第十二输入端分别为对应薄膜晶体管的漏极，第五输出端、第八输出端、第九输出端、第十输出端、第十一输出端和第十二输出端分别为对应薄膜晶体管的源极。即第五输入端、第八输入端、第九输入端、第十输入端、第十一输入端和第十二输入端分别为第五薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管的漏极；第五输出端、第八输出端、第九输出端、第十输出端、第十一输出端和第十二输出端分别为第五薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管的源极。

第一输入端、第二输入端、第三输入端、第四输入端、第六输入端、第七输入端随着数据线上传输的数据信号的变化，可分别为第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管的漏极或者源极。相应的，第一输出端、第二输出端、第三输出端、第四输出端、第六输出端、第七输出端随着数据线上传输的数据信号的变化，可分别为第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管的源极或者漏极。本发明还提供一种栅极驱动电路，包括上述实施例中的多路复用选择电路。

虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种多路复用选择电路，其特征在于，包括：第一像素、第二像素、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、用于产生第一信号的第一信号产生器、用于产生第二信号的第二信号产生器、用于产生高电平或低电平的第一电平产生器以及用于传输数据信号的数据线，其中，所述第一薄膜晶体管包括第一输入端、第一栅极和第一输出端；所述第二薄膜晶体管包括第二输入端、第二栅极和第二输出端；所述第三薄膜晶体管包括第三输入端、第三栅极和第三输出端；所述第四薄膜晶体管包括第四输入端、第四栅极和第四输出端；所述第五薄膜晶体管包括第五输入端、第五栅极和第五输出端；

所述第一栅极、所述第二栅极和所述第五栅极均与所述第一信号产生器相连，所述第一输入端与所述数据线相连，所述第一输出端与所述第二输入端相连，所述第二输出端与所述第一像素相连；

所述第三栅极和所述第四栅极均与所述第二信号产生器相连，所述第三输入端与所述数据线相连，所述第三输出端与所述第四输入端相连，所述第四输出端与所述第二像素相连；

所述第五输出端与所述第一电平产生器相连，所述第五输入端分别与所述第三输出端和第四输入端相连。

2.根据权利要求1所述的多路复用选择电路，其特征在于，还包括第三像素、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及用于产生第三信号的第三信号产生器；所述第六薄膜晶体管包括第六输入端、第六栅极和第六输出端；所述第七薄膜晶体管包括第七输入端、第七栅极和第七输出端；所述第八薄膜晶体管包括第八输入端、第八栅极和第八输出端；

所述第六栅极和所述第七栅极与所述第三信号产生器相连，所述第六输入端与所述数据线相连，所述第六输出端与所述第七输入端相连，所述第七输出端与所述第三像素相连；所述第八栅极与所述第一信号产生器相连、所述第八输出端与所述第一电平产生器相连，所述第八输入端分别与所述第六输出端和第七输入端相连。

3.根据权利要求2所述的多路复用选择电路，其特征在于，还包括第九薄膜晶体管、第十薄膜晶体管和用于产生高电平或低电平的第二电平产生器，其中，所述第九薄膜晶体管包括第九输入端、第九栅极和第九输出端；所述第十薄膜晶体管包括第十输入端、第十栅极和第十输出端；

所述第九栅极和所述第十栅极均与所述第二信号产生器相连，所述第九输出端和所述第十输出端均与所述第二电平产生器相连，所述第九输入端分别与所述第一输出端和所述第二输入端相连；所述第十输入端分别与所述第六输出端和所述第七输入端相连。

4.根据权利要求3所述的多路复用选择电路，其特征在于，还包括第十一薄膜晶体管、第十二薄膜晶体管和用于产生高电平或低电平的第三电平产生器，其中，所述第十一薄膜晶体管包括第十一输入端、第十一栅极和第十一输出端；所述第十二薄膜晶体管包括第十二输入端、第十二栅极和第十二输出端；

所述第十一栅极和所述第十二栅极均与所述第三信号产生器相连，所述第十一输出端和所述第十二输出端均与所述第三电平产生器相连，所述第十一输入端分别与所述第三输出端和所述第四输入端相连；所述第十二输入端分别与所述第一输出端和所述第二输入端相连。

5.根据权利要求4所述的多路复用选择电路，其特征在于，所述第一电平产生器、第二电平产生器和第三电平产生器为同一个电平产生器或者为不同的电平产生器。

6.根据权利要求4所述的多路复用选择电路，其特征在于，第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管均为P型薄膜晶体管或N型薄膜晶体管。

7.根据权利要求6所述的多路复用选择电路，其特征在于，所述第五输入端、所述第八输入端、所述第九输入端、所述第十输入端、所述第十一输入端和所述第十二输入端分别为对应薄膜晶体管的漏极，所述第五输出端、所述第八输出端、所述第九输出端、所述第十输出端、所述第十一输出端和所述第十二输出端分别为对应薄膜晶体管的源极。

8.根据权利要求2所述的多路复用选择电路，其特征在于，所述第一信号、所述第二信号和所述第三信号均为时钟信号。

9.根据权利要求2所述的多路复用选择电路，其特征在于，所述第一像素、第二像素和第三像素分别为R像素、G像素和B像素。

10.一种栅极驱动电路，其特征在于，包括权利要求1-9任一所述的多路复用选择电路。