CN106771454B - 一种基于fpga的极限测试模板生成方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的极限测试模板生成方法，运用该方法可使用外部带有随机噪声的普通信号来生成质量优良的极限测试模板。该方法首先在定时时间内对每一帧采集的波形数据进行频度值累加处理，再根据多帧波形累加处理的频度值信息，提取出质量优良的基准波形，最后由软件根据提取的基准波形和用户设置的水平、垂直余量生成极限测试模板数据。本发明方法基于FPGA硬件实现，生成极限模板速度快，可提高极限模板测试的测试效率和准确性。

Description

一种基于FPGA的极限测试模板生成方法

技术领域

本发明涉及一种极限测试模板生成方法，属于示波器的模板测试领域。

背景技术

在调试高速数字系统中，电子工程师遇到的较为棘手的任务是捕捉系统中某些偶发的异常信号。示波器的模板测试功能可以帮助用户解决此类问题。

模板测试功能通过长时间的检测对信号质量进行表征，发现信号的某些异常和违例。模板测试功能将对比采集波形与选定模板之间的位置关系，若待测波形有数据点落在不允许通过的模板区域内则判定发生违例，标记出待测信号与模板冲突的位置、统计相关违例信息与测试结果。

测试用的模板主要分为三种：极限模板、标准模板和定制模板。标准模板是根据各种电信、计算机信号标准制定的固定模板；定制模板是在标准模板的基础上根据设置的垂直余量生成的新模板；极限模板是在输入的具有良好质量的基准波形基础上根据设置的垂直和水平余量创建的模板。

采用标准模板和定制模板的标准测试可分析被测信号与电信和计算机信号标准的符合性，而极限测试通过将被测信号与具有良好质量的基准波形进行比较，来判断、表征被测信号的质量。因此，基准波形的质量直接关系到极限测试的准确度。

极限测试模板要求在具有良好质量的信号源基础上创建，它要求采集系统提供没有任何畸变、噪底较低的信号作为生成模板的基准波形，然而外部信号一般都叠加有随机噪声，能严格满足要求的基准波形很难获取。如果使用随机的一帧带有噪声的波形数据来生成模板，会使模板边缘粗糙、不规则，使测试的准确度降低。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种生成模板精确度高和测试准确性好、测试效率高、实现方便的基于FPGA的极限测试模板生成方法。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种基于FPGA的极限测试模板生成方法，包括以下步骤：

步骤(1)，在需要创建极限模板时，首先将波形频度值存储器中的波形频度值清零，然后开始定时一段时间。

步骤(2)，在定时时间内对每一帧采集的波形数据进行波形频度值累加处理，并将累加处理的波形频度值存储在波形频度值存储器中。

步骤(3)，在定时时间到达后，基准波形提取模块根据多帧波形频度值累加处理的波形频度值信息，提取出基准波形。

步骤(4)，将提取出的基准波形传送至主控CPU，根据用户设置的水平和垂直余量生成极限测试模板数据。

优选的：所述波形频度值为在定时时间内累加统计的信号波形出现在屏幕上某像素点的次数。波形频度值存储器的一个单元对应屏幕上一个像素点，用于存储定时时间内信号波形出现在该像素点的波形频度值。

优选的：所述步骤(2)中波形频度值累加处理时，累加处理波形频度值的定时时间要有足够的长度，需满足采集到不少于一百帧的波形数据做波形频度值累加处理的需求。

优选的：所述步骤(3)中，基准波形的提取按从左到右的列顺序，从波形频度值存储器中读出每一列上各像素点的波形频度值，找出每列中最大频度值对应像素点的行值并存储下来。那么，按从左到右的列顺序找出并存储下来的每列最大频度值对应像素点的行值就是提取的基准波形数据。

优选的：所述步骤(4)中根据提取的基准波形以及用户设置的水平和垂直余量生成极限测试模板时，屏幕波形显示区中基准波形的水平和垂直余量范围以内的区域为波形可以通过的正常区域，基准波形水平和垂直余量范围以外的区域为波形不能通过的违例区域。模板数据的个数等于屏幕波形显示区的像素点数，其中每个数据对应屏幕上一个像素点，正常区域中每个像素点对应的模板数据设置为0，违例区域中每个像素点对应的模板数据设置为1。

本发明相比现有技术，具有以下有益效果：

1.本发明的方法使用去除了噪声的基准波形生成极限测试模板，提高了极限模板的精确度和测试的准确性。

2.本发明的方法只用到一些加法计数、数值大小的比较和简单的判别处理，非常方便硬件实现。

3.本发明的方法基于FPGA硬件实现，生成极限模板速度快，测试效率高。

附图说明

图1为本发明方法的流程步骤。

图2为提取极限模板基准波形的流程图。

图3为由基准波形生成极限模板数据的示意图。

具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，应理解这些实例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

在生成极限测试模板时，如果用带有随机噪声的普通信号来生成极限模板用的基准波形，就必须要想办法减小、消除信号中的随机噪声，而减小、消除随机噪声最常用的方法就是统计平均，平均次数越多，消除随机噪声的效果越好。但是，做“平均”处理要用到“除法”运算，FPGA做除法运算会消耗大量资源、运算耗时也长，不适用。带有随机噪声的波形数据是个随机变量，大多服从正态分布，根据正态分布的特性可知，其分布概率最大的中心值就是没有噪声的波形数据真值。因此，本发明中提取基准波形的方法就是：在采集的多帧带有随机噪声的波形数据中找出每列波形点分布的中心值，作为基准波形的数据。本发明需要在示波器的波形处理模块中增加一个波形频度值存储器、一个基准波形提取模块和相应的控制模块，这些功能单元可在FPGA中实现；波形频度值是指一段时间内累加统计的波形在屏幕上各像素点出现的次数；波形频度值存储器的每个单元对应屏幕上每个像素点，用以累加、记录一段时间内各像素点的波形频度值。即波形频度值存储器的一个单元对应屏幕上一个像素点，用于存储定时时间内信号波形出现在该像素点的波形频度值。如图1所示，具体包括以下步骤：

步骤(1)，在需要创建极限模板时(即FPGA接收到主控CPU发来的提取极限模板基准波形的命令时)，FPGA首先将波形频度值存储器中的波形频度值清零，然后开始定时一段时间。

假设采集波形时ADC的分辨率是N位，那么，波形点在垂直方向分布的范围为[0，2^N-1]，假设波形显示区水平方向有L列，那么，存储波形频度值的存储器共需(2^N×L)个单元。

设置的定时时间长度，至少要能满足采集到不少于一百帧的波形数据做频度值累加处理的需求。假设采集一帧数据需要10us，一帧数据做频度值累加处理需要2us，那么，定时时间长度≥100×(10+2)us＝1.2ms。

步骤(2)，在定时时间内对每一帧采集的波形数据进行波形频度值累加处理，并将累加处理的波形频度值存储在波形频度值存储器中。其中，累加统计波形频度值的定时时间要有足够的长度，能够满足采集到足够多帧(一般不少于一百帧)波形数据做频度值累加统计的需求。

步骤(3)，在定时时间到达后，基准波形提取模块根据多帧波形频度值累加处理的波形频度值信息，提取出基准波形。基准波形的提取按从左到右的列顺序，从波形频度值存储器中读出每一列上各像素点的波形频度值，找出每列中最大频度值对应像素点的行值并存储下来。那么，按从左到右的列顺序找出并存储下来的每列最大频度值对应像素点的行值就是提取的基准波形数据。

如图2所示，为提取极限模板基准波形的流程，假设波形显示区水平方向有L列，则提取的基准波形应有L点，可以存储在一组寄存器中。

假设提取的L点基准波形存储在一组寄存器data[L-1:0]中。模块工作时，首先进行初始化，将data[L-1:0]全部清零，列地址col_addr设置为0，地址步进值step设置为L，然后从最左列开始按从左到右的列顺序扫描求出各个列中频度值最大处对应的行值，即提取出每列的基准波形点。当提取某列的基准波形点时，首先对波形频度值存储器的线性地址addr、行地址row_addr、基准波形点的频度值max_hit和对应的行值max_pos进行初始化，然后由底及上依次判断当前行对应的波形点的频度值A[addr]是否大于之前的最大频度值max_hit，若是，则将max_hit更新为当前的频度值A[addr]，max_pos也更新为当前的行值，否则直接跳过更新基准波形点的步骤。

接着行地址row_addr加一，线性地址addr加上step，准备开始下一行波形点的比较，一直到row_addr大于ADC最大幅度量化值(2^N-1)，说明该列波形的基准波形点提取已经完成，将该列准波形点对应的行值max_pos送寄存器data[col_addr]中寄存，然后列地址col_addr加一，进行下一列波形的基准波形点提取，一直到col_addr大于(L-1)，即已经完成所有列波形基准波形点的提取，data[L-1:0]中寄存的L个基准波形点对应的行值就组成了产生极限模板的基准波形。

步骤(4)，将提取出的基准波形传送至主控CPU(具体的是，FPGA通知主控CPU读走寄存器组data[L-1:0]中存放的基准波形数据)，软件根据用户设置的水平和垂直余量生成极限测试模板数据。

所述步骤(4)中软件根据FPGA提取的基准波形以及用户设置的水平和垂直余量生成极限测试模板时，屏幕波形显示区中基准波形的水平和垂直余量范围以内的区域为波形可以通过的正常区域，基准波形水平和垂直余量范围以外的区域为波形不能通过的违例区域。模板数据的个数等于屏幕波形显示区的像素点数，其中每个数据对应屏幕上一个像素点，正常区域中每个像素点对应的模板数据设置为0，违例区域中每个像素点对应的模板数据设置为1。

图3为由提取的基准波形生成极限模板数据的示意图。假设波形显示区为21行×20列，设置的垂直余量为±1，水平余量为0，那么，图中内容标注为0、字体倾斜加粗、底色为白色的单元(提取的基准波形)加上内容标注为0、正常字体、底色为白色的单元(基准波形周围垂直方向±1余量范围内)为波形可以通过的正常区域，图中内容标注为1、底色为灰色的单元即为波形不能通过的违例区域。

极限模板数据可由上述各个单元的值按自上而下的行顺序和从左向右的列顺序组成。模板数据中，“1”表示波形不能通过的违例区域，“0”表示波形可以通过的正常区域。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种基于FPGA的极限测试模板生成方法，其特征在于，包括以下步骤：

步骤（1），在需要创建极限模板时，首先将波形频度值存储器中的波形频度值清零，然后开始定时一段时间；

步骤（2），在定时时间内对每一帧采集的波形数据进行波形频度值累加处理，并将累加处理的波形频度值存储在波形频度值存储器中；

步骤（3），在定时时间到达后，基准波形提取模块根据多帧波形频度值累加处理的波形频度值信息，提取出基准波形；

基准波形的提取按从左到右的列顺序，从波形频度值存储器中读出每一列上各像素点的波形频度值，找出每列中最大频度值对应像素点的行值并存储下来；那么，按从左到右的列顺序找出并存储下来的每列最大频度值对应像素点的行值就是提取的基准波形数据；

步骤（4），将提取出的基准波形传送至主控CPU，根据用户设置的水平和垂直余量生成极限测试模板数据；

根据提取的基准波形以及用户设置的水平和垂直余量生成极限测试模板时，屏幕波形显示区中基准波形的水平和垂直余量范围以内的区域为波形可以通过的正常区域，基准波形水平和垂直余量范围以外的区域为波形不能通过的违例区域；模板数据的个数等于屏幕波形显示区的像素点数，其中每个数据对应屏幕上一个像素点，正常区域中每个像素点对应的模板数据设置为0，违例区域中每个像素点对应的模板数据设置为1。

2.根据权利要求1所述基于FPGA的极限测试模板生成方法，其特征在于：所述波形频度值为在定时时间内累加统计的信号波形出现在屏幕上某像素点的次数；波形频度值存储器的一个单元对应屏幕上一个像素点，用于存储定时时间内信号波形出现在该像素点的波形频度值。

3.根据权利要求1所述基于FPGA的极限测试模板生成方法，其特征在于：所述步骤（2）中波形频度值累加处理时，累加处理波形频度值的定时时间要有足够的长度，需满足采集到不少于一百帧的波形数据做波形频度值累加处理的需求。