CN106653611A - 用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法 - Google Patents
用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法 Download PDFInfo
- Publication number
- CN106653611A CN106653611A CN201611229705.6A CN201611229705A CN106653611A CN 106653611 A CN106653611 A CN 106653611A CN 201611229705 A CN201611229705 A CN 201611229705A CN 106653611 A CN106653611 A CN 106653611A
- Authority
- CN
- China
- Prior art keywords
- lightly doped
- doped drain
- test sample
- preparation
- section length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000002360 preparation method Methods 0.000 title claims abstract description 27
- 239000010410 layer Substances 0.000 claims abstract description 39
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 239000012212 insulator Substances 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 238000012545 processing Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000002156 mixing Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 3
- 238000001312 dry etching Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 11
- 238000000151 deposition Methods 0.000 description 9
- 238000012544 monitoring process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 229920001621 AMOLED Polymers 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明提供一种用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法。该制作方法通过对层间绝缘层(6)上的光阻(7)进行曝光、显影，保证轻掺杂漏区(33)及其周围以上的光阻(7)被显影掉，然后以剩余的光阻(7)为遮挡，对层间绝缘层(6)与栅极绝缘层(4)进行干蚀刻，暴露出栅极(5)、轻掺杂漏区(33)、及与轻掺杂漏区(33)连接的至少部分重掺杂区(32)；使用产线内的电子扫描显微镜拍摄测试样本的俯视图像，在该俯视图像上量测栅极(5)的边缘至轻掺杂漏区(33)与重掺杂区(32)交界线的长度即获得轻掺杂漏区(33)的实际长度，能够于产线内有效监控LDD掺杂制程，提升产品的稳定性与可靠性。
Description
技术领域
本发明涉及显示器件检测领域，尤其涉及一种量测轻掺杂漏区长度的测试样本的制作方法及使用方法。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)是目前液晶显示装置(Liquid CrystalDisplay，LCD)和有源矩阵驱动式有机电致发光显示装置(Active Matrix Organic Light-Emitting Diode，AMOLED)中的主要驱动元件，直接关系平板显示装置的显示性能。
薄膜晶体管具有多种结构，制备相应结构的薄膜晶体管的材料也具有多种，低温多晶硅(Low Temperature Poly-silicon，LTPS)材料是其中较为优选的一种，由于低温多晶硅的原子规则排列，载流子迁移率高，对电压驱动式的LCD而言，LTPS TFT由于其具有较高的迁移率，可以使用体积较小的TFT实现对液晶分子的偏转驱动，在很大程度上缩小了TFT所占的体积，增加透光面积，得到更高的亮度和解析度；对于电流驱动式的AMOLED而言，LTPS TFT可以更好的满足驱动电流的要求。
LCD和AMOLED均有TFT阵列(Array)基板。
LTPS阵列基板具有显示区，显示区内的TFT具有轻掺杂漏区(Lightly DopedDrain，LDD)。制作LDD为LTPS阵列基板制程中极为重要的一道掺杂制程，因LDD可明显减小LTPS TFT的漏电流，使TFT的稳定性与可靠性均得到提升。
然而在生产LTPS阵列基板时，现有的产线仅能靠光阻的长度预估LDD的长度，而不能进行实际产品的表征与量测。如图1a、图1b、与图1c所示，LDD是通过向多晶硅(poly-Si)掺杂离子形成的，因离子注入多晶硅后，经后续活化制程，会进行少量的扩散，实际LDD的长度会与预估值有一定的偏差，所以现有的预估LTPS阵列基板内TFT的轻掺杂漏区长度的方法并不能有效监控LDD掺杂制程。
发明内容
本发明的目的在于提供一种用于量测轻掺杂漏区长度的测试样本的制作方法，制作出的测试样本于产线内便能够有效监控LDD掺杂制程，提升产品的稳定性与可靠性。
本发明的目的还在于提供一种用于量测轻掺杂漏区长度的测试样本的使用方法，能够于产线内有效监控LDD掺杂制程，提升产品的稳定性与可靠性。
为实现上述目的，本发明首先提供一种用于量测轻掺杂漏区长度的测试样本的制作方法，包括如下步骤：
步骤S1、提供衬底基板，在衬底基板上沉积覆盖缓冲层；
步骤S2、在缓冲层上沉积非晶硅层，对非晶硅层进行晶化处理得到多晶硅层，并对多晶硅层进行图案化处理；
步骤S3、依次对多晶硅层进行沟道区掺杂、及N型离子重掺杂，分别得到沟道区、及重掺杂区，且沟道区与重掺杂区之间有间隔；
步骤S4、在缓冲层与多晶硅层上沉积覆盖栅极绝缘层；
步骤S5、在栅极绝缘层上沉积第一金属层并进行图案化处理，得到位于沟道区上方且完全遮盖沟道区的栅极；
步骤S6、以栅极为遮挡层，对多晶硅层进行离子掺杂，得到轻掺杂漏区；
所述轻掺杂漏区位于沟道区与重掺杂区之间，所述沟道区、重掺杂区、与轻掺杂漏区构成有源层；
步骤S7、在所述栅极与栅极绝缘层上沉积覆盖层间绝缘层；
步骤S8、在层间绝缘层上涂布光阻，对光阻进行曝光、显影，保证轻掺杂漏区及其周围以上的光阻被显影掉；然后以剩余的光阻为遮挡，对层间绝缘层与栅极绝缘层进行干蚀刻，暴露出栅极、轻掺杂漏区、及与轻掺杂漏区连接的至少部分重掺杂区；
步骤S9、去除剩余的光阻，至此完成测试样本的制作。
所述步骤S1中的衬底基板为玻璃基板。
所述缓冲层的材料为氮化硅、氧化硅、或二者的组合。
所述步骤S2中对多晶硅层进行图案化处理包括成膜、黄光、蚀刻、光阻剥离制程。
所述步骤S3中的沟道区掺杂、及N型离子重掺杂均包括黄光、离子注入、光阻剥离制程。
所述栅极绝缘层、及层间绝缘层的材料均为氮化硅、氧化硅、或二者的组合。
所述栅极的材料为钼。
所述步骤S5中，对第一金属层进行图案化处理包括成膜、黄光、蚀刻、光阻剥离制程。
本发明还提供一种用于量测轻掺杂漏区长度的测试样本的使用方法，包括如下步骤：
步骤S11、提供一由上述制作方法制作出的测试样本；
步骤S12、将所述测试样本置于产线内的电子扫描显微镜下，使用电子扫描显微镜拍摄所述测试样本的俯视图像；
步骤S13、在电子扫描显微镜拍摄的测试样本的俯视图像上量测栅极的边缘至轻掺杂漏区与重掺杂区交界线的长度即轻掺杂漏区的实际长度。
所述步骤S12中，产线内的电子扫描显微镜选用二次电子在着陆电压为1KV的条件下拍摄所述测试样本的俯视图像。
本发明的有益效果：本发明提供的一种用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法，通过对层间绝缘层上的光阻进行曝光、显影，保证轻掺杂漏区及其周围以上的光阻被显影掉，然后以剩余的光阻为遮挡，对层间绝缘层与栅极绝缘层进行干蚀刻，暴露出栅极、轻掺杂漏区、及与轻掺杂漏区连接的至少部分重掺杂区；使用产线内的电子扫描显微镜拍摄测试样本的俯视图像，在该俯视图像上量测栅极的边缘至轻掺杂漏区与重掺杂区交界线的长度即获得轻掺杂漏区的实际长度，能够于产线内有效监控LDD掺杂制程，提升产品的稳定性与可靠性。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1a为多晶硅的内部结构示意图；
图1b为离子注入多晶硅的内部结构示意图；
图1c为经离子注入的多晶硅再经活化后的内部结构示意图；
图2为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的流程图；
图3为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S1的示意图；
图4为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S2的示意图；
图5、图6为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S3的示意图；
图7为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S4的示意图；
图8为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S5的示意图；
图9为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S6的示意图；
图10为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S7的示意图；
图11至图14为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S8的示意图；
图15为本发明的用于量测轻掺杂漏区长度的测试样本的制作方法的步骤S9的示意图；
图16为本发明的用于量测轻掺杂漏区长度的测试样本的使用方法的流程图；
图17为本发明的用于量测轻掺杂漏区长度的测试样本的使用方法的步骤S13的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图2，本发明首先提供一种用于量测轻掺杂漏区长度的测试样本的制作方法，包括如下步骤：
步骤S1、如图3所示，提供衬底基板1，在衬底基板1上沉积覆盖缓冲层2。
所述衬底基板1优选为玻璃基板；所述缓冲层2的材料为氮化硅(SiNx)、氧化硅(SiOx)、或二者的组合。
步骤S2、如图4所示，在缓冲层2上沉积非晶硅层，对非晶硅层进行晶化处理得到多晶硅层3’，并对多晶硅层3’进行图案化处理。
该步骤S2中对多晶硅层3’进行图案化处理包括成膜、黄光、蚀刻、光阻剥离制程，与现有技术无异，此处不展开叙述。
步骤S3、如图5与图6所示，依次对多晶硅层3’进行沟道区掺杂、及N型离子重掺杂，分别得到沟道区31、及重掺杂区32，且沟道区31与重掺杂区32之间有间隔。
该步骤S3中的沟道区掺杂、及N型离子重掺杂均包括黄光、离子注入、光阻剥离制程，与现有技术无异，此处不展开叙述。
步骤S4、如图7所示，在缓冲层2与多晶硅层3’上沉积覆盖栅极绝缘层4。
所述栅极绝缘层4的材料为氮化硅、氧化硅、或二者的组合。
步骤S5、如图8所示，在栅极绝缘层4上沉积第一金属层并进行图案化处理，得到位于沟道区31上方且完全遮盖沟道区31的栅极5。
该步骤S5中，图案化第一金属层包括成膜、黄光、蚀刻、光阻剥离制程，与现有技术无异，此处不展开叙述。
所述栅极5的材料优选钼(Mo)。
步骤S6、如图9所示，以栅极5为遮挡层，对多晶硅层3’进行离子掺杂，得到轻掺杂漏区33。
所述轻掺杂漏区33位于沟道区31与重掺杂区32之间，所述沟道区31、重掺杂区32、与轻掺杂漏区33构成有源层3。
此时虽轻掺杂漏区33已形成，但因其上方有栅极绝缘层4覆盖，并不能暴露于表层。
步骤S7、如图10所示，在所述栅极5与栅极绝缘层4上沉积覆盖层间绝缘层6。
所述层间绝缘层6的材料亦为氮化硅、氧化硅、或二者的组合。
步骤S8、如图11至图14所示，在层间绝缘层6上涂布光阻7，对光阻7进行曝光、显影，保证轻掺杂漏区33及其周围以上的光阻7被显影掉，进一步地，轻掺杂漏区33及其周围10um范围以上的光阻7被显影掉；然后以剩余的光阻7为遮挡，对层间绝缘层6与栅极绝缘层4进行干蚀刻，暴露出栅极5、轻掺杂漏区33、及与轻掺杂漏区33连接的至少部分重掺杂区32。
步骤S9、如图15所示，去除剩余的光阻7，至此完成测试样本的制作。
由上述方法制作出的测试样本将栅极5、轻掺杂漏区33、及与轻掺杂漏区33连接的至少部分重掺杂区32暴露出来，后续可利用产线内的电子扫描显微镜(Inline ScanningElectron Microscope，Inline SEM)来拍摄其俯视图像并量测获取轻掺杂漏区33的实际长度，于产线内便能够有效监控LDD掺杂制程，提升产品的稳定性与可靠性。
请参阅图16，基于同一发明构思，本发明还提供一种用于量测轻掺杂漏区长度的测试样本的使用方法，包括如下步骤：
步骤S11、提供一由上述制作方法制作出的测试样本。
由以上描述可知，该测试样本将栅极5、轻掺杂漏区33、及与轻掺杂漏区33连接的至少部分重掺杂区32暴露出来。
步骤S12、将所述测试样本置于产线内的电子扫描显微镜下，使用电子扫描显微镜拍摄所述测试样本的俯视图像。
具体地，该步骤S12中，产线内的电子扫描显微镜选用二次电子在着陆电压为1KV的条件下拍摄所述测试样本的俯视图像。
因轻掺杂漏区33与重掺杂区32的离子注入浓度不同，二者电阻不同，电子扫描显微镜下成像的电荷聚集程度便不同，从而轻掺杂漏区33与重掺杂区32之间可区分较明显的界线。
步骤S13、如图17所示，在电子扫描显微镜拍摄的测试样本的俯视图像上量测栅极5的边缘至轻掺杂漏区33与重掺杂区32交界线的长度即轻掺杂漏区33的实际长度。
具体地，该步骤S13利用所述电子扫描显微镜自带的软件，通过分析测试样本的俯视图像的像素密度情况来量测并获取栅极5的边缘至轻掺杂漏区33与重掺杂区32交界线的长度数据。
本发明的用于量测轻掺杂漏区长度的测试样本的使用方法能够于产线内测得轻掺杂漏区33的实际长度，相比采用现有技术预估LDD的长度，能够有效监控LDD掺杂制程，提升产品的稳定性与可靠性。
综上所述，本发明的用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法，通过对层间绝缘层上的光阻进行曝光、显影，保证轻掺杂漏区及其周围以上的光阻被显影掉，然后以剩余的光阻为遮挡，对层间绝缘层与栅极绝缘层进行干蚀刻，暴露出栅极、轻掺杂漏区、及与轻掺杂漏区连接的至少部分重掺杂区；使用产线内的电子扫描显微镜拍摄测试样本的俯视图像，在该俯视图像上量测栅极的边缘至轻掺杂漏区与重掺杂区交界线的长度即获得轻掺杂漏区的实际长度，能够于产线内有效监控LDD掺杂制程，提升产品的稳定性与可靠性。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。
Claims (10)
1.一种用于量测轻掺杂漏区长度的测试样本的制作方法，其特征在于，包括如下步骤：
步骤S1、提供衬底基板(1)，在衬底基板(1)上沉积覆盖缓冲层(2)；
步骤S2、在缓冲层(2)上沉积非晶硅层，对非晶硅层进行晶化处理得到多晶硅层(3’)，并对多晶硅层(3’)进行图案化处理；
步骤S3、依次对多晶硅层(3’)进行沟道区掺杂、及N型离子重掺杂，分别得到沟道区(31)、及重掺杂区(32)，且沟道区(31)与重掺杂区(32)之间有间隔；
步骤S4、在缓冲层(2)与多晶硅层(3’)上沉积覆盖栅极绝缘层(4)；
步骤S5、在栅极绝缘层(4)上沉积第一金属层并进行图案化处理，得到位于沟道区(31)上方且完全遮盖沟道区(31)的栅极(5)；
步骤S6、以栅极(5)为遮挡层，对多晶硅层(3’)进行离子掺杂，得到轻掺杂漏区(33)；
所述轻掺杂漏区(33)位于沟道区(31)与重掺杂区(32)之间，所述沟道区(31)、重掺杂区(32)、与轻掺杂漏区(33)构成有源层(3)；
步骤S7、在所述栅极(5)与栅极绝缘层(4)上沉积覆盖层间绝缘层(6)；
步骤S8、在层间绝缘层(6)上涂布光阻(7)，对光阻(7)进行曝光、显影，保证轻掺杂漏区(33)及其周围以上的光阻(7)被显影掉；然后以剩余的光阻(7)为遮挡，对层间绝缘层(6)与栅极绝缘层(4)进行干蚀刻，暴露出栅极(5)、轻掺杂漏区(33)、及与轻掺杂漏区(33)连接的至少部分重掺杂区(32)；
步骤S9、去除剩余的光阻(7)，至此完成测试样本的制作。
2.如权利要求1所述的用于量测轻掺杂漏区长度的测试样本的制作方法，其特征在于，所述步骤S1中的衬底基板(1)为玻璃基板。
3.如权利要求1所述的用于量测轻掺杂漏区长度的测试样本的制作方法，其特征在于，所述缓冲层(2)的材料为氮化硅、氧化硅、或二者的组合。
4.如权利要求1所述的用于量测轻掺杂漏区长度的测试样本的制作方法，其特征在于，所述步骤S2中对多晶硅层(3’)进行图案化处理包括成膜、黄光、蚀刻、光阻剥离制程。
5.如权利要求1所述的用于量测轻掺杂漏区长度的测试样本的制作方法，其特征在于，所述步骤S3中的沟道区掺杂、及N型离子重掺杂均包括黄光、离子注入、光阻剥离制程。
6.如权利要求1所述的用于量测轻掺杂漏区长度的测试样本的制作方法，其特征在于，所述栅极绝缘层(4)、及层间绝缘层(6)的材料均为氮化硅、氧化硅、或二者的组合。
7.如权利要求1所述的用于量测轻掺杂漏区长度的方法，其特征在于，所述栅极(5)的材料为钼。
8.如权利要求1所述的用于量测轻掺杂漏区长度的测试样本的制作方法，其特征在于，所述步骤S5中，对第一金属层进行图案化处理包括成膜、黄光、蚀刻、光阻剥离制程。
9.一种用于量测轻掺杂漏区长度的测试样本的使用方法，其特征在于，包括如下步骤：
步骤S11、提供一由权利要求1所述的制作方法制作出的测试样本；
步骤S12、将所述测试样本置于产线内的电子扫描显微镜下，使用电子扫描显微镜拍摄所述测试样本的俯视图像；
步骤S13、在电子扫描显微镜拍摄的测试样本的俯视图像上量测栅极(5)的边缘至轻掺杂漏区(33)与重掺杂区(32)交界线的长度即轻掺杂漏区(33)的实际长度。
10.如权利要求9所述的用于量测轻掺杂漏区长度的测试样品的使用方法，其特征在于，所述步骤S12中，产线内的电子扫描显微镜选用二次电子在着陆电压为1KV的条件下拍摄所述测试样本的俯视图像。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611229705.6A CN106653611B (zh) | 2016-12-27 | 2016-12-27 | 用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611229705.6A CN106653611B (zh) | 2016-12-27 | 2016-12-27 | 用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106653611A true CN106653611A (zh) | 2017-05-10 |
| CN106653611B CN106653611B (zh) | 2020-04-03 |
Family
ID=58831647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611229705.6A Active CN106653611B (zh) | 2016-12-27 | 2016-12-27 | 用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106653611B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1801470A (zh) * | 2005-01-06 | 2006-07-12 | 中芯国际集成电路制造(上海)有限公司 | 深次微米半导体器件中致命缺陷的确认方法 |
| US20160054660A1 (en) * | 2014-08-25 | 2016-02-25 | Samsung Display Co., Ltd. | Maskless exposure device, maskless exposure method and display substrate manufactured by the maskless exposure device and the maskless exposure method |
| CN105552027A (zh) * | 2016-02-14 | 2016-05-04 | 武汉华星光电技术有限公司 | 阵列基板的制作方法及阵列基板 |
-
2016
- 2016-12-27 CN CN201611229705.6A patent/CN106653611B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1801470A (zh) * | 2005-01-06 | 2006-07-12 | 中芯国际集成电路制造(上海)有限公司 | 深次微米半导体器件中致命缺陷的确认方法 |
| US20160054660A1 (en) * | 2014-08-25 | 2016-02-25 | Samsung Display Co., Ltd. | Maskless exposure device, maskless exposure method and display substrate manufactured by the maskless exposure device and the maskless exposure method |
| CN105552027A (zh) * | 2016-02-14 | 2016-05-04 | 武汉华星光电技术有限公司 | 阵列基板的制作方法及阵列基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106653611B (zh) | 2020-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104332477B (zh) | 薄膜晶体管组件、阵列基板及其制作方法、和显示装置 | |
| JP6510611B2 (ja) | 液晶表示装置 | |
| CN107507841B (zh) | 阵列基板及其制作方法、显示装置 | |
| CN103472646B (zh) | 一种阵列基板及其制备方法和显示装置 | |
| CN108538860B (zh) | 顶栅型非晶硅tft基板的制作方法 | |
| CN105097675B (zh) | 阵列基板及其制备方法 | |
| JP2019071461A (ja) | 半導体装置 | |
| CN109148491B (zh) | 一种阵列基板及其制备方法、显示装置 | |
| US10546885B2 (en) | Thin film transistor and display substrate, fabrication method thereof, and display device | |
| CN102881571B (zh) | 有源层离子注入方法及薄膜晶体管有源层离子注入方法 | |
| CN102473727B (zh) | 氧化物半导体、薄膜晶体管阵列基板及其制造方法和显示装置 | |
| US20180190831A1 (en) | Thin film transistor and method for manufacturing the same, array substrate and display device | |
| WO2016123974A1 (zh) | 薄膜晶体管、像素结构及其制作方法、阵列基板、显示装置 | |
| US9947696B2 (en) | LTPS TFT substrate structure and method of forming the same | |
| WO2015188522A1 (zh) | 薄膜晶体管及其制作方法、显示装置 | |
| US11114477B2 (en) | Array substrate and manufacturing method thereof | |
| US20150349016A1 (en) | Image sensor for x-ray and method of manufacturing the same | |
| CN107818986A (zh) | 半导体装置及其制造方法和显示设备及其制造方法 | |
| US8975124B2 (en) | Thin film transistor, array substrate and preparation method thereof | |
| WO2016206394A1 (en) | Thin film transistor, array substrate and display device having the same, and fabricating method thereof | |
| US10134765B2 (en) | Oxide semiconductor TFT array substrate and method for manufacturing the same | |
| US20110227082A1 (en) | Semiconductor device | |
| US20110031490A1 (en) | Thin film transistor | |
| CN106653611A (zh) | 用于量测轻掺杂漏区长度的测试样本的制作方法及使用方法 | |
| CN110998857A (zh) | 一种薄膜晶体管及其制备方法与薄膜晶体管阵列 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |