CN106559069A - 时序译码器 - Google Patents

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Abstract

本发明涉及一种时序译码器，该时序译码器由一输入时序译码器和首达模块串联和并联组成，首达模块为耦合控制电路，包括一路片选信号输入和至少两路时序信号输入，每路时序信号输入都主要由非门、三输入与门和二输入或门组成，每路信号的输出都受到所有输入端的影响，单路输入也同样影响每一路信号的输出，串联是指不同输入信号路数的首达模块按照输入信号路数的数值大小顺序连接，并联是指相同输入信号路数的首达模块并列地连接在不同的串联电路中，相同输入信号路数的首达模块两端的首达模块的输入信号路数分别相同。本发明的时序译码器在相等输入信号路数的情况下，能够显著提升译码能力，得到更多的输出信号线数，同时可以加快数据传输速度。

Description

时序译码器
技术领域
本发明属于现代数字通信系统领域，涉及一种时序译码器。
背景技术
20世纪80年代以来，随着大规模集成电路技术和计算机制造技术的长足进步，微型芯片得到蓬勃发展，增长迅速，应用领域广泛。由于微型芯片的集成度高，控制功能强，体积小，功能高速可靠等优点，在工业自动化控制，智能仪器仪表等应用中越来越广泛。
在微型芯片中，信号线的个数是有限的，但是外部设备是无穷多的，译码器就是用来解决有限的信号线和无穷多的外设之间的矛盾的。通过使用译码器，微型芯片可以对外围芯片进行分时的读写操作，大幅度扩展了芯片的可操作的外设数目，增强了它的功能。
但是现在的译码器都属于逻辑译码器，传统的组合逻辑译码器只能实现n输入2n个输出，译码器设计中从未考虑过输入信号的到达顺序问题。这便使得传统组合逻辑译码器没有充分挖掘输入信号中蕴藏的有效信息，造成了资源的浪费。
译码器是一类多输入多输出组合逻辑电路器件，其可以分为：变量译码和显示译码两类。变量译码器一般是一种较少输入变为较多输出的器件，常见的有n线-2n线译码和8421BCD码译码两类；显示译码器用来将二进制数转换成对应的七段码，一般其可分为驱动LED和驱动LCD两类。
变量译码器是一个将n个输入变为2n个输出的多输出端的组合逻辑电路。其中在输入变化的所有组合中，每个输出为1的情况仅一次，由于最小项在真值表中仅有一次为1，所以输出端为输入变量的最小项的组合。故译码器又可以称为最小项发生器电路。然而，传统的组合逻辑译码器只能实现n输入2n个输出，译码器设计中从未考虑过输入信号的到达顺序问题。这便使得传统组合逻辑译码器没有充分挖掘输入信号中蕴藏的有效信息，造成了资源的浪费。
近年来，微型芯片技术飞速发展，并在人们的日常生活中占据了很重要的地位。在芯片中通过增强译码器的功能，即用更少的输入信号就能输出更多的片选信号，就能够在相同寻址信号线的情况下，通过时序译码器寻址到更多的地址。这种情况下通过使用时序译码器，寻址性能将大幅度提升。
因此，将输入信号时序判断方法引入译码器的设计中，提出时序译码器，将更充分地利用输入信号线的信息，对设计高性能、高集成度的芯片具有一定的指导意义。
发明内容
本发明的目的是克服现有译码器不能判断输入信号到达次序造成资源浪费的缺点，设计一种能够显著提升译码能力，得到更多的输出信号线数，同时可以加快数据传输速度的时序译码器。
为达到上述目的，本发明采用的技术方案为：
一种时序译码器，所述时序译码器是在逻辑译码器内部电路中加入判别输入信号到达顺序的首达模块，以实现在输入端个数相同的条件下得到更多的片选输出，所述时序译码器由一输入时序译码器和不同输入信号路数的首达模块串联和并联组成；
所述一输入时序译码器包括一路片选信号输入和一路时序信号输入，所述时序信号和片选信号作为时序信号输入电路中二输入与门的两个输入，所述时序信号从非门的输出和片选信号作为片选信号输入电路中二输入与门的两个输入，每路信号最终从每路的二输入与门输出；
所述首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入；对于每路时序信号输入，该信号分别作为非门和三输入与门的输入，所述三输入与门的另外两个输入为二输入或门的输出和片选信号；所述三输入与门的输出为二输入或门的一个输入；当时序信号输入路数n等于2时，所述二输入或门的另一个输入为相邻路时序信号从非门的输出；当时序信号输入路数n大于2时，所述二输入或门的另一个输入为(n-1)输入与门的输出，所述(n-1)输入与门的输入为其它(n-1)路时序信号从非门的输出；每路时序信号最终从每路的三输入与门输出；每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出；
所述首达模块是一种耦合控制系统，每路信号输入都有各自的控制器模块、自锁模块和屏蔽模块，所述屏蔽模块的功能是在该通路已经接收到高电平信号的情况下，屏蔽其它通路上后续到达的高电平信号，它既可以使原通路保持原有的输出，也可以屏蔽其它通路上随后到达的高电平信号；所述自锁模块是一种反馈，它在原通路信号首达并输出有效译码信号的情况下可以锁定该通路的输出；所述的耦合控制系统的功能是将首达模块中的主动自锁和事后屏蔽功能进行协调控制，首达信号到达时自锁模块起作用，锁定该通道的输出，而屏蔽模块则在其他通道输入高电平信号的情况下屏蔽和首达通道之间的干扰；
所述首达模块有(n+1)个信号输入，包含n路时序信号输入和一路片选信号输入；同时它也有(n+1)个输出信号，包含n路时序信号各自首达有效的输出和一个全局输入为低时的输出；所述全局输入为低是指n路时序信号为低电平信号，片选信号为高电平信号；
所述串联是指不同输入信号路数的首达模块按照输入信号路数的数值大小顺序连接，串联电路的一端为与2输入首达模块连接的一输入时序译码器；
所述并联是指相同输入信号路数的首达模块并列地连接在不同的串联电路中，相同输入信号路数的首达模块两端的首达模块的输入信号路数分别相同；
当时序译码器的输入路数为N，首达模块的输入路数为n，2≤n≤N时，N输入时序译码器的内部含有N！个一输入时序译码器和N！/n！个n输入首达模块。
如上所述的一种时序译码器，所述N输入时序译码器内部电路的具体连接方式为：
N输入首达模块的每个输出端分别与一个(N-1)输入首达模块的片选信号输入电路连接，其它(N-1)个输出端对应的输入端分别与该(N-1)输入首达模块的(N-1)个时序信号输入电路连接，依照此规律将不同首达模块按照输入信号路数n的大小顺序排列；
当连接到2输入首达模块时，2输入首达模块的每个输出端分别与一个一输入时序译码器的片选信号输入电路和时序信号输入电路连接，另一输出端对应的输入端与该一输入时序译码器的时序信号输入电路连接，另一输出端对应的输入端通过非门电路与该一输入时序译码器的片选信号输入电路连接。
如上所述的一种时序译码器，所述时序信号为间隔输入的高电平信号或低电平信号，输入信号为高电平时该信号是有效的输入信号，同时信号有间隔地输入，内部电路才能做出正确的判断。
如上所述的一种时序译码器，所述片选信号为持续输入的高电平信号，所述片选信号是高电平有效的使能信号，用来控制首达模块的功能是否被执行，当片选信号为高电平信号时，首达模块才能工作，片选信号可以用来打开或关闭该首达模块。
如上所述的一种时序译码器，所述N输入时序译码器和组合逻辑译码器相比在输入端个数相同的条件下能得到更多的片选输出，N输入时序译码器的译码输出是N倍的(N-1)输入时序译码器的译码输出加一；所述的组合逻辑译码器，它无法解析输入信号的到达先后，其输出信号线个数是2的输入信号线个数的幂；所述的组合逻辑译码器输出信号个数YyM定义为：
YyM＝2M,M＝1,2,3...
其中，M是组合译码器输入信号的个数；
所述N输入时序译码器的译码输出个数TyN为：
TyN＝N×TyN-1+1，2≤N；
其中，TyN-1是(N-1)输入时序译码器的译码输出个数。
本发明设计的首达模块是由逻辑门电路组成的耦合控制电路，该控制电路的每一路输出都受到所有输入端的影响，单路输入也同样影响每一路的输出，电路内部互相耦合影响，具有自锁和屏蔽的功能，可以在有多路输入信号的情况下，当某一路有效信号(高电平信号)到达后自锁以保持输出，并屏蔽其他输入信号的后续输入，以实现判断出最先到达的信号并保持输出不变的特性。
以时序信号输入路数n大于2的首达模块为例，本发明首达模块的设计机理具体如下：
本发明设计的首达模块中，当时序信号输入路数n大于2时，每路时序信号分别作为非门和三输入与门的输入，三输入与门的另外两个输入为二输入或门的输出和片选信号，三输入与门的输出为二输入或门的一个输入，二输入或门的另一个输入为(n-1)输入与门的输出，(n-1)输入与门的输入为其它(n-1)路时序信号从非门的输出，每路时序信号最终从每路的三输入与门输出，每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出。
与门电路的特性是只有在输入全为高电平信号的情况下才能输出有效高电平信号，或门电路的特性是当输入信号有一个是高电平信号时，输出的就是高电平信号，非门电路的特性是输出信号与输入信号相反，当输入为高电平信号时，输出为低电平信号，反之，则反。
当片选信号为低电平信号时，该片选信号分别作为每路三输入与门和(n+1)输入与门的一个输入，导致所有的三输入与门和(n+1)输入与门的输出都为低电平信号，由于低电平信号为无效的信号，因此全局没有输出。
当片选信号为高电平信号而每路时序信号全为低电平信号时，每路输入信号(低电平信号)作为每路三输入与门的一个输入，使得所有三输入与门的输出都为低电平信号，所有的三输入与门都没有信号输出，同时，每路输入信号(低电平信号)从非门的输出(高电平信号)和片选信号(高电平信号)作为(n+1)输入与门的输入，使得(n+1)输入与门输出高电平信号。
当片选信号为高电平信号，一路输入信号为首先到达的高电平信号，其他路输入信号为低电平信号时，一方面，该路输入信号(高电平信号)和片选信号作为该路三输入与门的两个输入，其他路输入信号(低电平信号)从非门的输出(高电平信号)作为其他路(n-1)输入与门的输入，使得其他路(n-1)输入与门的输出为高电平信号，其他路(n-1)输入与门的输出(高电平信号)作为该路三输入与门的另一个输入，由于该路三输入与门的三个输入都为高电平信号，使得该路三输入与门的输出为高电平信号，该路三输入与门的输出(高电平信号)作为该路二输入或门的一个输入，使得该路二输入或门的输出为高电平信号，该路三输入与门的三个输入(二输入或门的输入、该路输入信号和片选信号)都为高电平信号，使得该路输出一直是高电平信号，锁定了该路输出信号；另一方面，该路输入信号(高电平信号)从该路非门的输出(低电平信号)作为其他路(n-1)输入与门的一个输入，使得其他路(n-1)输入与门的输出为低电平信号，其他路(n-1)输入与门的输出(低电平信号)作为其他路二输入或门的一个输入，其他路输入信号(低电平信号)从其他路三输入与门的输出为低电平信号，其他路三输入与门的输出(低电平信号)作为其他路二输入或门的另一个输入，使得其他路二输入或门的输出为低电平信号，因此，实现了当一路输入信号为高电平信号时屏蔽其他路信号输入。
本发明设计的时序译码器是一种可以判断输入信号到达次序的元件，当信号输入路数N≥2时，N输入时序译码器的N个输入信号和片选信号作为n(n＝N)输入首达模块的输入，n输入首达模块的n输入全为低时的输出为N输入时序译码器的全局信号为低输出，n输入首达模块的其余的n个输出信号分别作为N个(N-1)输入时序译码器的片选信号输入，而(N-1)输入时序译码器的(N-1)个输入信号则是不同于首达模块首达输出信号的其余(N-1)路信号，这样N输入时序译码器在结构上就可以由一个n(n＝N)输入首达模块和N个(N-1)输入时序译码器组成。而(N-1)输入时序译码器是在N输入时序译码器的基础上减少一个输入信号，同理它可以继续分解为(N-1)输入首达模块和(N-1)个(N-2)输入时序译码器，(N-2)输入时序译码器可以继续分解为(N-2)输入首达模块和(N-2)个(N-3)输入时序译码器，…最终2输入时序译码器分解为2输入首达模块和一输入时序译码器。通过逐级分解可以看出，时序译码器就是由一输入时序译码器和输入端个数不同的首达模块级联所组成，N输入时序译码器的内部含有N！个一输入时序译码器和N！/n！个n输入首达模块。
有益效果：
1)本发明设计的时序译码器将是一个通用的时序设备，能够将当下的大多数逻辑电路进行时序化，大大挖掘了信号所蕴含的信息，对当下高速计算，大数据量计算具有重要意义；
2)本发明设计的首达模块通用性强，可扩展性高；
3)本发明中时序译码器具有显著更强的译码能力，可以使用更少的信号线数，得到更多的片选输出；
4)在功能相同的条件下，本发明的时序译码器相对组合逻辑译码器所需要的输入信号线更少，控制效率高，信号传输速度快。
附图说明
图1是n输入首达模块的设计框图；
图2是二输入首达模块电路图；
图3是二输入首达模块波形图；
图4是三输入首达模块电路图；
图5是三输入首达模块波形图；
图6是四输入首达模块电路图；
图7是四输入首达模块波形图；
图8是N输入时序译码器的设计框图；
图9是一输入时序译码器电路图；
图10是一输入时序译码器波形图；
图11是二输入时序译码器电路图；
图12是二输入时序译码器波形图；
图13是三输入时序译码器电路图；
图14是三输入时序译码器波形图；
图15是四输入时序译码器电路图；
图16是四输入时序译码器波形图。
具体实施方式
下面结合具体实施方式，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
一种n输入首达模块，首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入；该片选信号为持续输入的高电平信号；时序信号为间隔输入的高电平信号或低电平信号；
对于每路时序信号输入：
该信号分别作为非门和三输入与门的输入，三输入与门的另外两个输入为二输入或门的输出和片选信号；三输入与门的输出为二输入或门的一个输入；
当时序信号输入路数n等于2时，二输入或门的另一个输入为相邻路时序信号从非门的输出；当时序信号输入路数n大于2时，二输入或门的另一个输入为(n-1)输入与门的输出，(n-1)输入与门的输入为其它(n-1)路时序信号从非门的输出；
每路时序信号最终从每路的三输入与门输出；
每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出。
该n输入首达模块的设计框图如图1所示，该首达模块可以从二输入到n输入依照原理扩展开来，扩展原理可以描述为每路时序信号输入都有属于自己的控制器模块、自锁模块和屏蔽模块，同时加上片选信号输入中的输入全为低电平控制模块。其中，每路时序信号输入中的三输入与门作为控制器模块，二输入或门作为自锁模块，自锁模块是一种反馈，它在原通路信号首达并输出有效译码信号的情况下可以锁定该通路的输出，时序信号输入路数n等于2时，相邻时序信号输入连接的非门为屏蔽模块，n大于2时，该路二输入或门连接的(n-1)输入与门为屏蔽模块，屏蔽模块的功能是在该通路已经接收到高电平信号的情况下，屏蔽其它通路上后续到达的高电平信号，它既可以使原通路保持原有的输出，也可以屏蔽其它通路上随后到达的高电平信号。工作时，每路时序信号都作为屏蔽模块和控制器模块的输入，控制器模块的输出和其它(n-1)路时序信号从屏蔽模块的输出作为自锁模块的输入，自锁模块的输出和片选信号作为控制器模块的其余两路输入，n路时序信号从屏蔽模块的输出和片选信号作为输入全为低电平控制模块的输入。
二输入首达模块的电路图如图2所示，图中输入信号A和输入信号B分别作为相邻两路时序信号输入非门和三输入与门的输入，三输入与门的另外两个输入为二输入或门的输出和片选信号E，三输入与门的输出为二输入或门的一个输入，二输入或门的另一个输入为相邻路时序信号从非门的输出，每路时序信号输入最终从每路的三输入与门输出，每路时序信号从非门的输出和片选信号E作为三输入与门的输入，并从三输入与门中输出。
二输入首达模块的电路波形图如图3所示，标号1过程中片选信号E无效(即为低电平信号)，因而没有输出；标号2过程中片选信号E有效(即为高电平信号)，但是输入信号A和B都为低电平信号，因而全局为低Z端输出高电平信号；标号3过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，因而输出信号A1；标号4过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，因而输出信号B1；标号5过程中片选信号E有效(即为高电平信号)，输入信号B由高变低，输入信号A为高电平信号且首先到达，因而输出信号B1；标号6过程中片选信号E有效(即为高电平信号)，输入信号A由高变低，输入信号A和B都为低电平信号，因而全局为低Z端输出高电平信号。
三输入首达模块的电路图如图4所示，图中输入信号A、输入信号B和输入信号C分别作为三路时序信号输入非门和三输入与门的输入，三输入与门的另外两个输入为二输入或门的输出和片选信号E，三输入与门的输出为二输入或门的一个输入，二输入或门的另一个输入为二输入与门的输出，二输入与门的输入为其他两路时序信号从非门的输出，每路时序信号输入最终从每路的三输入与门输出，每路时序信号从非门的输出和片选信号E作为四输入与门的输入，并从四输入与门中输出。
三输入首达模块的电路波形图如图5所示，标号1过程中片选信号E有效(即为高电平信号)，但是输入信号A、B、C都为低电平信号，因而全局为低Z端输出高电平信号；标号2过程中片选信号E有效(即为高电平信号)，输入信号C为高电平信号且首先到达，因而输出信号C1；标号3过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，因而输出信号A1；标号4过程中输入信号A由高变低，但是输入信号B和C都是高电平，无法判断信号的到达顺序，因而无输出信号；标号5过程中输入信号C由高变低，输入信号B为高电平信号且首先到达，因而输出信号B1；标号6过程中输入信号B由高变低，输入信号A、B、C都为低电平信号，因而全局为低Z端输出高电平信号；标号7过程中输入信号C为高电平信号且首先到达，因而输出信号C1。
四输入首达模块的电路图如图6所示，图中输入信号A、输入信号B、输入信号C和输入信号D分别作为四路时序信号输入非门和三输入与门的输入，三输入与门的另外两个输入为二输入或门的输出和片选信号E，三输入与门的输出为二输入或门的一个输入，二输入或门的另一个输入为三输入与门的输出，三输入与门的输入为其他三路信号从非门的输出，每路时序信号最终从每路的三输入与门输出，每路时序信号从非门的输出和片选信号E作为五输入与门的输入，并从五输入与门中输出。
四输入首达模块的电路波形图如图7所示，标号1过程中片选信号E有效(即为高电平信号)，但是输入信号A、B、C、D都为低电平信号，因而全局为低Z端输出高电平信号；标号2过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，因而输出信号A1；标号3过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，因而输出信号B1；标号4过程中输入信号B由高变低，输入信号C为高电平信号且首先到达，因而输出信号C1；标号5过程中输入信号B由高变低，输入信号D为高电平信号且首先到达，因而输出信号D1。
基于n输入首达模块设计了N输入时序译码器，设计框图如图8所示，N输入时序译码器是在逻辑译码器内部电路中加入判别输入信号到达顺序的首达模块，以实现在输入端个数相同的条件下得到更多的片选输出；
时序译码器由一输入时序译码器和不同输入信号路数的首达模块串联和并联组成；
一输入时序译码器包括一路片选信号输入和一路时序信号输入，时序信号和片选信号作为时序信号输入电路中二输入与门的两个输入，时序信号从非门的输出和片选信号作为片选信号输入电路中二输入与门的两个输入，每路信号最终从每路的二输入与门输出；
串联是指不同输入信号路数的首达模块按照输入信号路数的数值大小顺序连接，串联电路的一端为与2输入首达模块连接的一输入时序译码器；
并联是指相同输入信号路数的首达模块并列地连接在不同的串联电路中，相同输入信号路数的首达模块两端的首达模块的输入信号路数分别相同；
当时序译码器的输入路数为N，首达模块的输入路数为n，2≤n≤N时，N输入时序译码器的内部含有N！个一输入时序译码器和N！/n！个n输入首达模块。
该N输入时序译码器的的译码输出个数TyN为：
TyN＝N×TyN-1+1，2≤N；
其中，TyN-1是(N-1)输入时序译码器的译码输出个数。
一输入时序译码器的电路图如图9所示，包括一路片选信号输入和一路时序信号输入，时序信号A和片选信号E作为时序信号输入电路中二输入与门的两个输入，时序信号A从非门的输出和片选信号E作为片选信号输入电路中二输入与门的两个输入，每路信号最终从每路的二输入与门输出。
一输入时序译码器的电路波形图如图10所示，标号1过程中片选信号E有效(即为高电平信号)，但是输入信号A为低电平信号，因而全局为低m0端输出高电平信号；标号2过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，编码输出信号m1。
二输入时序译码器的电路图如图11所示，二输入时序译码器由2个一输入时序译码器和1个二输入首达模块组成，输入信号A、输入信号B和片选信号E从二输入首达模块中输出的信号对应为A1、B1和Z；信号B和A1作为一个一输入时序译码器一路信号输入中二输入与门的两个输入，该二输入与门的输出为m2，信号B通过非门的输出和信号A1作为一输入时序译码器片选信号输入中二输入与门的两个输入，该二输入与门的输出为m1；信号A和B1作为另一个一输入时序译码器一路信号输入中二输入与门的两个输入，该二输入与门的输出为m4，信号A通过非门的输出和信号B1作为一输入时序译码器片选信号输入中二输入与门的两个输入，该二输入与门的输出为m3；信号Z从二输入时序译码器中最终输出的信号为m0。
二输入时序译码器的电路波形图如图12所示，标号1过程中片选信号E有效(即为高电平信号)，但是输入信号A、B都为低电平信号，因而全局为低m0端输出高电平信号；标号2过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号A为低电平信号，编码输出信号m3；标号3过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号A为高电平信号随后到达，编码输出信号m4；标号4过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B为低电平信号，编码输出信号m1；标号5过程中片选信号E有效(即为高电平信号)，输入信号A、B都为低电平信号，因而全局为低m0端输出高电平信号；标号6过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号A为低电平信号，编码输出信号m3；标号7过程中片选信号E有效(即为高电平信号)，输入信号A、B都为低电平信号，因而全局为低m0端输出高电平信号；标号8过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B为低电平信号，编码输出信号m1；标号9过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B为高电平信号随后到达，编码输出信号m2；标号10过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号A为低电平信号，编码输出信号m3。
三输入时序译码器的电路图如图13所示，图中×代表软件电路图中的一种连接机制，为了布局更加简洁，带有×的这根线上面有一个这条线的代号(例如A，B或C)，它与有着同样代号的导线是联通的，前面A、B、C的输入信号线上也标明了名称，是与之对应的，三输入时序译码器由1个三输入首达模块和3个二输入时序译码器组成，输入信号A、输入信号B、输入信号C和片选信号E从三输入首达模块中输出的信号对应为A1、B1、C1和Z；信号B、C和A1作为一个二输入时序译码器的三个输入，该二输时序译码器的输出对应m1、m2、m3、m4、m5；信号A、C和B1作为一个二输入时序译码器的三个输入，该二输时序译码器的输出对应m6、m7、m8、m9、m10；信号A、B和C1作为一个二输入时序译码器的三个输入，该二输时序译码器的输出对应m11、m12、m13、m14、m15；信号Z为三输入首达模块输入为低的输入，对应最终输出信号为m0。
三输入时序译码器的电路波形图如图14所示，标号1过程中片选信号E有效(即为高电平信号)，但是输入信号A、B、C都为低电平信号，因而全局为低m0端输出高电平信号；标号2过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B、C都为低电平信号，编码输出信号m1；标号3过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号C为高电平信号随后到达，输入信号B为低电平信号，编码输出信号m4；标号4过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号C为高电平信号随后到达，输入信号B为高电平信号最后到达，编码输出信号m5；标号5过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B为高电平信号随后到达，输入信号C为低电平信号，编码输出信号m2；标号6过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号A、C都为低电平信号，编码输出信号m6；标号7过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号C为高电平信号随后到达，输入信号A为低电平信号，编码输出信号m9；标号8过程中片选信号E有效(即为高电平信号)，输入信号C为高电平信号且首先到达，输入信号A、B都为低电平信号，编码输出信号m11；标号9过程中片选信号E有效(即为高电平信号)，输入信号C为高电平信号且首先到达，输入信号A为高电平信号随后到达，输入信号B为低电平信号，编码输出信号m12；标号10过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B、C都为低电平信号，编码输出信号m1。
四输入时序译码器的电路图如图15所示，四输入时序译码器输入信号A、输入信号B、输入信号C、输入信号D和片选信号E从四输入首达模块中输出的信号对应为A1、B1、C1、D1和Z；信号B、C、D和A1作为一个三输入时序译码器的四个输入，该三输时序译码器的输出对应m1到m16；信号A、C、D和B1作为一个三输入时序译码器的四个输入，该三输时序译码器的输出对应m17到m32；信号A、B、D和C1作为一个三输入时序译码器的四个输入，该三输入时序译码器的输出对应m33到m48；信号A、B、C和D1作为一个三输入时序译码器的四个输入，该三输入时序译码器的输出对应m49到m64；信号Z为四输入首达模块输入为低的输入，对应最终输出信号为m0。
四输入时序译码器的电路波形图如图16所示标号1、5和11过程中片选信号E有效(即为高电平信号)，但是输入信号A、B、C、D都为低电平信号，因而全局为低m0端输出高电平信号；标号2、6和10过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B、C、D都为低电平信号，编码输出信号m1；标号3过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B为高电平信号随后到达，输入信号C、D都为低电平信号，编码输出信号m2；标号4过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号B为高电平信号随后到达，输入信号C为高电平信号最后到达，输入信号D为低电平信号，编码输出信号m3；标号7过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号D为高电平信号随后到达，输入信号B、C都为低电平信号，编码输出信号m12；标号8过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号D为高电平信号随后到达，输入信号B为高电平信号接着到达，输入信号C为低电平信号，编码输出信号m13；标号9过程中片选信号E有效(即为高电平信号)，输入信号A为高电平信号且首先到达，输入信号D为高电平信号随后到达，输入信号B为高电平信号接着到达，输入信号C为高电平信号最后到达，编码输出信号m14；标号12和15过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号A、C、D都为低电平信号，编码输出信号m17；标号13过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号A为高电平信号随后到达，输入信号C、D都为低电平信号，编码输出信号m18；标号14过程中片选信号E有效(即为高电平信号)，输入信号B为高电平信号且首先到达，输入信号A为高电平信号随后到达，输入信号C为高电平信号接着到达，输入信号D为低电平信号，编码输出信号m19。

Claims (5)

1.一种时序译码器，其特征是：所述时序译码器由一输入时序译码器和不同输入信号路数的首达模块串联和并联组成；
所述一输入时序译码器包括一路片选信号输入和一路时序信号输入，所述时序信号和片选信号作为时序信号输入电路中二输入与门的两个输入，所述时序信号从非门的输出和片选信号作为片选信号输入电路中二输入与门的两个输入，每路信号最终从每路的二输入与门输出；
所述首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入；对于每路时序信号输入，该信号分别作为非门和三输入与门的输入，所述三输入与门的另外两个输入为二输入或门的输出和片选信号；所述三输入与门的输出为二输入或门的一个输入；当时序信号输入路数n等于2时，所述二输入或门的另一个输入为相邻路时序信号从非门的输出；当时序信号输入路数n大于2时，所述二输入或门的另一个输入为(n-1)输入与门的输出，所述(n-1)输入与门的输入为其它(n-1)路时序信号从非门的输出；每路时序信号最终从每路的三输入与门输出；每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出；
所述串联是指不同输入信号路数的首达模块按照输入信号路数的数值大小顺序连接，串联电路的一端为与2输入首达模块连接的一输入时序译码器；
所述并联是指相同输入信号路数的首达模块并列地连接在不同的串联电路中，相同输入信号路数的首达模块两端的首达模块的输入信号路数分别相同；
当时序译码器的输入路数为N，首达模块的输入路数为n，2≤n≤N时，N输入时序译码器的内部含有N！个一输入时序译码器和N！/n！个n输入首达模块。
2.根据权利要求1所述的一种时序译码器，其特征在于，所述N输入时序译码器内部电路的具体连接方式为：
N输入首达模块的每个输出端分别与一个(N-1)输入首达模块的片选信号输入电路连接，其它(N-1)个输出端对应的输入端分别与该(N-1)输入首达模块的(N-1)个时序信号输入电路连接，依照此规律将不同首达模块按照输入信号路数n的大小顺序排列；
当连接到2输入首达模块时，2输入首达模块的每个输出端分别与一个一输入时序译码器的片选信号输入电路和时序信号输入电路连接，另一输出端对应的输入端与该一输入时序译码器的时序信号输入电路连接，另一输出端对应的输入端通过非门电路与该一输入时序译码器的片选信号输入电路连接。
3.根据权利要求1所述的一种时序译码器，其特征在于，所述时序信号为间隔输入的高电平信号或低电平信号。
4.根据权利要求1所述的一种时序译码器，其特征在于，所述片选信号为持续输入的高电平信号。
5.根据权利要求1所述的一种时序译码器，其特征在于，所述N输入时序译码器的译码输出个数TyN为：
TyN＝N×TyN-1+1，2≤N；
其中，TyN-1是(N-1)输入时序译码器的译码输出个数。
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