CN106559053A - 具有改进转换性能的差分放大器 - Google Patents

具有改进转换性能的差分放大器 Download PDF

Info

Publication number
CN106559053A
CN106559053A CN201610847779.XA CN201610847779A CN106559053A CN 106559053 A CN106559053 A CN 106559053A CN 201610847779 A CN201610847779 A CN 201610847779A CN 106559053 A CN106559053 A CN 106559053A
Authority
CN
China
Prior art keywords
transistor
amplifier
coupled
branch
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610847779.XA
Other languages
English (en)
Other versions
CN106559053B (zh
Inventor
M·R·埃里奥特
J·M·亨斯利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of CN106559053A publication Critical patent/CN106559053A/zh
Application granted granted Critical
Publication of CN106559053B publication Critical patent/CN106559053B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H03F1/0216—Continuous control
    • H03F1/0233—Continuous control by using a signal derived from the output signal, e.g. bootstrapping the voltage supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45237—Complementary long tailed pairs having parallel inputs and being supplied in series
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0612—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic over the full range of the converter, e.g. for correcting differential non-linearity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/18—Indexing scheme relating to amplifiers the bias of the gate of a FET being controlled by a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/408—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising three power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/456—A scaled replica of a transistor being present in an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45248—Indexing scheme relating to differential amplifiers the dif amp being designed for improving the slew rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Theoretical Computer Science (AREA)

Abstract

本发明公开了具有改进转换性能的差分放大器。在一些实施例中，差分放大器可以分别在第一和第二晶体管分支接收正和负输入信号；响应于正和负的输入信号，提供动态偏置电流提供给第一和第二晶体管分支；且分别在第二和第一晶体管分支提供正和负输出信号。

Description

具有改进转换性能的差分放大器
技术领域
本公开一般涉及电子放大器，更具体地，具有改进摆性能的差分放大器。
背景技术
当放大器的输出达到每单位时间的电压变化的最大速率(即，“转换速率”)时，转换限制可发生在电子放大器。当输入到放大器的频率含量超过转换率，放大器的输出将是对输入的非线性函数。这样的非线性一般在放大器应用中是不希望的。
附图说明
实施例将很容易地通过以下的详细说明与附图结合理解。为了便于描述，相同的参考标号表示类似的结构元件。实施例通过举例的方式示出，而不是通过限制的方式，在附图中。
图1是根据各种实施例的差分放大器的框图。
图2是可被包括在图1的差分放大器的调节器电路的实施例的示意图。
图3是包括图2的调节器电路的图1的差分放大器的实施例的示意图。
图4是根据各种实施例，包括图1的差分放大器的多级放大器的表示。
图5是图4的多级放大器的实施例的示意图。
图6是根据各种实施例的管道模数转换器(ADC)的示意图，其可以包括图1的差分放大器。
图7是按照各种实施例，具有降低的转换的放大方法的流程图。
具体实施方式
本文所公开的是用于提高转换性能的单级和多级放大器。本文所公开的放大器中的各种可特别适合于低电压、高线性应用。这样的应用可以例如包括管道和/或开关电容器模数转换器(ADC)。
为了实现电压裕量、增益、速度等性能指标的设计目标，有些差分放大器拓扑结构会表现出如此多的跨导，转换问题出现了。特别是，当施加步骤或其它高频输入时，所述差分放大器的输出可以“倾斜”，与所有的电源电流流到正或负端子。差分放大器容易发生倾斜可出现非指数沉降差小信号的行为。减少转换的传统办法，是增加可用的电源电流。然而，对于低功率应用，增加供给电流可以是不可能的和/或不希望的。
相对于常规设计，本文所公开的差分放大器可以实现改进的转换性能，以及各种实施例可特别适用于低功率应用。该差分放大器以及相关的电路和方法的许多例子，将在下面详细讨论。
在下面的详细描述中，参考附图，其形成本发明的一部分，其中类似标号表示类似的部件。附图说明可实践各种实施例。但是应该理解的是，其他实施例可以被利用，并且在不脱离本公开的范围的情况下可以进行结构或逻辑上的改变。因此，以下的详细描述不应被认为具有限制意义。
各种操作可以被描述为依次多个分立动作或操作，其方式是在理解要求保护的主题最有帮助。然而，描述的顺序不应被解释为暗示这些操作一定是顺序相关的。尤其是，这些操作可不以呈现的顺序执行。描述的操作可以所描述的实施方式的不同顺序来执行。各种额外的操作可被执行和/或所描述的操作可以在附加实施例中省略。
对于本发明中，“A和/或B”是指(A)，(B)，或(A和B)。对于本公开的目的，短语“A，B和/或C”是指(A)，(B)，(C)，(A和B)，(A和C)，(B和C)，或者(A，B和C)。“在一个实施例中”或“在实施例中”的描述使用可以各自是指一个或多个相同或不同的实施例的词组。此外，如关于本发明的实施例使用的，术语“包括”、“包含”、“具有”之类的是同义的。
图1是根据各种实施例的差分放大器100的框图。差分放大器100包括平行布置并耦合在第一节点106和第二节点108之间的第一晶体管分支102和第二晶体管分支104。差分放大器100的正输入端子120可以被耦合到第一晶体管分支102。差分放大器100的负输入端122可耦合到第二晶体管分支104。差分放大器100的正输出端132可耦合到第二晶体管分支104，和差分放大器100的负输出端的130可耦合到所述第一晶体管分支102。穿过正输入端120和负输入端122接收的差分电压可由差分放大器100放大，以提供在整个正输出端132和负输出端130的差分电压。
差分放大器100可以包括调节器电路110，其可包括调节器输入112和调节器输出114。定期输出114可耦合到第一节点106。调节器电路110可被配置成在调节器输入112接收参考电压值，并在调节器输出114保持参考电压值。可以提供稳压电路110的电路的各种实施例在下文进一步详细讨论。
该差分放大器100还可以包括复制晶体管分支116。复制晶体管分支116可连接在稳压器的输入112和第二节点108之间，并且可包括复制在第一晶体管的布置的晶体管布置的晶体管分支102。如本文所用，当从所识别的输入端和所识别的确定输出端的视角，晶体管的第二布置相同于晶体管的第一布置时，晶体管的第一布置“复制”晶体管的第二布置。在第一晶体管分支102和第二晶体管分支104具有相同的晶体管结构的实施例中，复制晶体管分支116可以复制在第一晶体管分支102和第二晶体管分支104的晶体管结构。
该差分放大器100还可以包括电流源118，电流源118可以被耦合至稳压器的输入112，并且可以提供电流到调节器电路110、第一晶体管分支102、第二晶体管分支104以及复制晶体管分支116。
电流源118、调节器电路110和复制晶体管分支116可以提供偏置电路，使得具有比较低的偏置电流的强放大器性能。特别是，电流源118可以提供电流到复制晶体管分支116，以实现在稳压器输入112的固定参考电压值。调节器电路110可保持在调节器输出114的基准电压值，和电流源118(和包含在差分放大器100中的任何其它合适的电压和电流供给)可以输出电流到第一晶体管分支102和第二晶体管分支104，以在正常输出114维持参考电压值。这可以允许第一晶体管分支102和第二晶体管分支104在大于差分放大器100的标称电源电压的电压的操作，并响应于差分输入信号的变化，通过第一晶体管分支102和第二晶体管分支104动态地输出电流。差分放大器100的各种实施例的操作的其它例子将在下面详细讨论。
该调节器电路110可采取任意数量的形式。图2是可被包括在图1的差分放大器100的调节器电路110的实施例的示意图。在图2的实施例中，调节器电路110可以包括耦接在电源电压126和稳压器的输出114之间的供给晶体管124。具体地，图2示出了实施例，其中供给晶体管124的漏极140被耦合到电源电压126，和电源晶体管124的源极144被耦合到调节器输出114。
图2的实施例的常规电路110还可以包括运算放大器(运放)128。运算放大器128可以具有第一输入134、第二输入136和输出138。在一些实施例中，第一输入134可以是非反相输入端，以运算放大器128和第二输入136可以是反相输入到运算放大器128中，如图2所示。.运算放大器128的输出138可以耦合到电源晶体管124的栅极142。第一输入134可以被耦合到稳压器的输入112的，以及第二输入端136可被耦合到调节器输出114。
该图2的实施例的调节器电路110可被配置成在所述稳压器的输入112接收基准电压值和在调节器输出114保持参考电压值。特别是，一旦从调节器输入在第一输入134接收参考电压值112，运算放大器128将利用从它自己的电源(未示出)的功率，以试图最小化第一输入134和第二输入136。因此，出现在调节器的输出114(耦接至第二输入端136)的电压之间的电压差可以是基本相同于调节器输入112(耦合到第一输入134)的基准电压值。
差分放大器100的部件可以采取任何数目的形式。图3是图1的差分放大器100的实施例的示意图，包括图2的调节器电路110。具体地，包括在图3的差分放大器100中的调节器电路110可以包括供给晶体管124和运算放大器128，如上面参考图3所讨论布置，并配置为在调节器的输入112接收基准电压值和在调节器输出114保持参考电压值，耦合到第一节点106。图3的差分放大器100包括并联耦合在第一节点106和第二节点108之间的第一晶体管分支102和第二晶体管分支104。在图3的实施例中，第二节点108耦合到地。图3的差分放大器100还包括耦合在稳压器输入112和第二节点108之间的复制晶体管分支116。电流源118耦合到调节器的输入112。
在图3的实施例中，第一晶体管分支102和第二晶体管分支104包括晶体管的相同安排。第一晶体管分支102包括p型金属氧化物半导体(PMOS)晶体管146和n型金属氧化物半导体(NMOS)晶体管148，PMOS晶体管146的栅极152被耦合到NMOS晶体管148的栅极158。PMOS晶体管146的栅极152和NMOS晶体管148的栅极158被耦合到差分放大器100的正输入端120。PMOS晶体管146的漏极154耦合到NMOS晶体管148的漏极156。PMOS晶体管146的漏极154和NMOS晶体管148的漏极156被连接到差分放大器100的负输出端130。PMOS晶体管146的源极150耦合到第一节点106，和NMOS晶体管148的源极144耦合到第二节点108。负载电容器131可耦合在负输出端子130和基准电压108之间。
在图3的实施例的第二晶体管分支104类似布置到第一晶体管分支102。特别地，PMOS晶体管166和NMOS晶体管168被布置成使得PMOS晶体管166的栅极172被耦合到NMOS晶体管168的栅极178，PMOS晶体管166的漏极174耦合到NMOS晶体管168的漏极176，PMOS晶体管166的源极170被耦合到第一节点106，和NMOS晶体管168的源极164耦合到第二节点108。PMOS晶体管166的栅极178和NMOS晶体管168的栅极172被耦合到差分放大器100的负输入端122。PMOS晶体管166的漏极174和NMOS晶体管168的漏极176耦合到差分放大器100的正输出端132。负载电容器133可以耦合在正输出端子132和基准电压108之间。
第一晶体管分支102和第二晶体管分支104可形成推挽放大器结构。这种结构可以区别于传统的差分对结构，其中(参照第一晶体管分支102)和晶体管146和148的栅极152和158分别被连接到偏置电压(例如，电源电压126)，而不是正输入端子120。该传统的差分对结构的示例示于图5，用于多级放大器400的第二级404。
在复制晶体管分支116中的晶体管配置复制在第一晶体管分支102(以及第二晶体管分支104)中的晶体管配置。尤其是，复制晶体管分支116包括PMOS晶体管186和NMOS晶体管188，布置成使得PMOS晶体管186的栅极192被耦合到NMOS晶体管188的栅极198，和PMOS晶体管186的漏极194被耦合到NMOS晶体管188的漏极196。在第一晶体管分支102中，PMOS晶体管146的栅极152耦合到正输入端120，和PMOS晶体管146的漏极154被连接到负的输出终端130；在复制晶体管分支116中，PMOS晶体管186的栅极192和PMOS晶体管186的漏极194被耦合在一起。因此，复制晶体管分支116可以提供具有终端120和130短路的第一晶体管分支102的“等同物”。PMOS晶体管186的源极190耦合到稳压器的输入112，和NMOS晶体管188的源极184被耦接至第二节点108。
第一晶体管分支102可以被视为具有所识别的输入端和一个确定输出端之间的晶体管的特定配置。在图3的实施例中，对于第一晶体管分支102，所识别的输入端可以是正输入端120，以及所识别的输出端可以是负输出端130。第二晶体管分支104可以被视为具有所识别的输入端和所识别的输出端之间的晶体管的相同特定布置。在图3的实施例中，对于第二晶体管分支104，所识别的输入端可以是负输入端122，以及所识别的输出端可以是正输出端132。复制晶体管分支116可以被视为具有所识别的输入端和所识别的输出端之间晶体管的特定布置，所识别的输入端和所识别的输出端耦合在一起。
第一晶体管分支102、第二晶体管分支104和复制晶体管分支116中的晶体管配置仅仅是说明性的，以及按照差分放大器100的剩余结构，可使用提供差分输入信号的放大的任何适当的晶体管装置。
图3还示出了耦合到电源晶体管124的电源电压126，而电流源118耦合到稳压器的输入112和复制晶体管分支116(如以上参考图2所讨论的)。
在使用中，电流源118可以提供电流至复制晶体管分支116，以偏置PMOS晶体管186和NMOS晶体管188，使得在调节器输入112上的电压是PMOS晶体管186的栅极-源极电压和NMOS晶体管188的栅-源电压的总和，PMOS晶体管186和NMOS晶体管188被很好地匹配，并且栅极-源极电压都可以被表示为Vgs，在调节器输入端的电压112将是2Vgs。如上面所讨论的，调节器电路110可以保持稳压器输出114在电压2Vgs。在一些实施例中，电压2Vgs可具有1.2伏或更大的值，并且取决于电源电压126的值，可超过电源电压126的值。运算放大器128可伺服供给晶体管124，使在稳压器输出114的电压等于在稳压器的输入112。在负载电容器131和133存储的电荷可以被迅速地排出，以实现对在输入变化的指数响应。在操作中，图3的实施例的晶体管的分支102和1043允许在两个方向上的有效“无限”的电流驱动，避免“倾斜”，减少转换，而不会产生显著的电力费用。差分放大器100能够创建自己的动态电流，以允许指数稳定(而不是线性的，转换限制沉降)。
电源电压126的值可以采取任何适当的值(例如，基于所使用的工艺技术)。在一些实施例中，电源电压126可具有1.2伏的值。在较低的电源处理拓扑结构，如28纳米及以后，电源电压126可以是900mV。然而，在较高的电源的工艺技术，例如180nm，也可以使用差分放大器100的实施例，但在三级放大器中使用差分放大器100的实施例可难以保持稳定，给定设备的延迟和较大收益。
在一些实施例中，差分放大器100可用作多级放大器的输出级。例如，图4是根据各种实施例，包括图1的差分放大器100的多级放大器400的表示。多级放大器400包括正输入端486、负输入端488、正输出端496和负输出端498。图4的多级放大器400是三级放大器，每个阶段由它的等效增益和其等效并联电阻表示。在图4的实施例中，每个阶段适用于差分输入信号的“正”部分，以及由差分输入信号的“正”部分所经历的阻力的增益与由差分输入信号的“负”部分经历的增益和电阻相等，如图所示。虽然放大的三个阶段在图4中示出，可以使用阶段的任何适当的数目。
第一级402可包括正输入端452、负输入端462、正输出端472和负输出端482。第一阶段402包括如所示的增益412和电阻422。第二级404可包括正输入端454、负输入端464、正输出端474和负输出端484。第二级404包括如所示的增益414和电阻424。该多级放大器400的第三级可以是差分放大器100，具有其正输入端子120、负输入端122、正输出端子132、负输出端子130和负载电容器131和133。由差分放大器100的输入差分信号所经历的等效增益和电阻分别示出作为增益416和电阻426。在一些实施例中，增益412和/或增益414可以是单位。
在图4的实施例中，第一级402的正输入端452被耦合到多级放大器400的正输入端486，以及第一阶段402的负输入端462被耦合到多级放大器400的负输入端488。第一阶段402的正输出端子472耦合到第二阶段404的正输入端454。第一阶段402的负输入端482被耦合到第二级404的负输出端464。第二级404的正输出端子474被耦合到差分放大器100的正输入端120，和第二级404的负输出端484被耦合到差分放大器100的正输出端132。差分放大器100的负输入端子122可以耦合到所述多级放大器400的正输出端子496，和差分放大器100的负输出端130可以耦合到多级放大器400的负输出端498。
在一些实施例中，该多级放大器400可以包括耦合到正输出端子496和“包装背部围绕”耦合到第二级404的负输入端464的补偿电容器442，和连接到负输出端498和“包装背部围绕”耦合到第二级404的正输入端子454的类似的补偿电容器440。在其他实施例中，多级放大器400可以不包括补偿电容器440和442，或补偿电容器440和442可以不同的方式布置(例如，如参照图5的实施例在下面讨论)。
该图4的多级放大器400的组件可以采取任何数目的形式。例如，图5是图4的多级放大器400的实施例的示意图。在图5的实施例中，第一级402的正输入端452被耦合到多级放大器400的正输入端486，以及在第一阶段402的负输入端462被耦合到多级放大器400的负输入端488。第一阶段402的正输出端子472耦合到第二阶段404的正输入端454。第一阶段402的负输出端482被耦合到第二级404的负输入端464。第二级404的正输出端子474被耦合到差分放大器100的正输入端120，以及第二级404的负输出端484被耦合到差分放大器100的正输出端132。差分放大器100的负输入端子122可以耦合到所述多级放大器400的正输出端子496，和差分放大器100的负输出端130可以耦合到多级放大器400的负输出端498。负载电容器131和133可以分别耦合到所述负输出端子130和正输出端子131。
图5的实施例的第一阶段402可以具有晶体管的共射共基结构，显示出(gm*ro)^2近似的开环增益，其中gm是第一级402的晶体管的增量跨导，以及ro是第一阶段402中NMOS晶体管的输出电阻。在一些实施例中，第一级402可以不具有共源共栅结构，并且可以代替图5的实施例的第二级404的形式，如下面所讨论。在一些实施例中，第一级402可以具有比图5中所示的不同的共源共栅结构，诸如有源级联配置(“包裹”共源共栅晶体管的运算放大器)。然而，第一阶段402的有源级联结构可以向多级放大器400引入噪声和寄生极(不希望的良好的瞬态沉降性能)。
图5的实施例的第二阶段404可具有所示的(非共源共栅)的差分放大器装置。该配置可以显示出是受近似开环增益(gm*ro)，并在第一阶段402和第二级404的多级组合可具有近似为合并的开环增益(gm*ro)^3。
差分放大器100(如多级放大器400的第三级)的贡献是提供大约(2*gm*ro)的进一步的增益增加，并且因此图5的多级放大器400可以具有由2*(gm*ro)^4的近似的组合的开环增益。在一些应用中，相对于不包括差分放大器100的放大器配置，用于多级放大器400的偏置电流减小到至少4倍。
在图5的实施例中，多级放大器400可以包括耦合到正输出端子496和“包装背部围绕”耦合到第二级404的负输入端464的补偿电容器442，和连接到负输出终端498和“包装背部围绕”耦合到第二级404的正输入端454的类似的补偿电容器440。
在多级放大器400的实施例中，补偿电容器440和442可不如图5所示布置。相反，补偿电容器442可以耦合在第二级404的正输出端子496和的负输出端484之间(而不是负输入端子464中，如图5所示)。类似地，补偿电容440可以耦合在第二级404的负输出端子498和正输出端子474之间被的(而不是正输入端子454中，如图5所示)。
图5的多级放大器400可以提供比传统的放大器拓扑的许多优点。虽然互补金属氧化物半导体(CMOS)工艺技术前进到更精细的几何形状意味着数字电路的高速模拟电路实现方式可以实现，设计人员传统上由这样的设备和/或所需的电压净空限制。例如，在反馈放大器设计的这种限制的后果是对可达到的开环增益的限制，这反过来又影响直流精度可达到的线性度。对这些限制的传统方法是在较高的电源电压下操作模拟电路，以适应裕量要求并实现增加的增益。然而，在较高的电源电压下工作的电路可增加电路的功耗。另外，该电路可需要被设计为具有额外的复杂性，以充分处理过压问题，增加了成本和潜在的故障点的数目。对这些限制的另一个传统方法是配置被动级联结构的晶体管，以增加它们的开环增益。然而，这增加了开环增益正值额外余量为代价。此外，在精细的CMOS几何形状(例如，小于180纳米)，即使这增加了开环增益对充分的放大器性能是不够的。
图5的多级放大器可以提供高增益和低功耗和低的设计复杂性的高速性能。该放大器以及本文公开的其它放大器可以使得以前没有实现的新的低功率放大应用。在此公开的差分放大器100和多级放大器400的实施例可包括在任何合适的电子设备中。例如，差分放大器100和多级放大器400可以适当地包括在ADC中。例如，图6是根据各种实施例，可包括差分放大器100流水线式ADC 600的示意图。差分放大器100的各种实施例可以被包括在流水线ADC的一个或多个阶段中。图6描绘了具有多个管道的流水线ADC 600、602，604和606串联连接的实施例级。虽然图6描绘的流水线ADC具有三个管线级600，含有该差分放大器100等管道的ADC可具有任何期望数量的管线级，具有由每个阶段产生的不同的数字分辨率。
第一级602可以接收流水线ADC 600的模拟输入信号608，并且可以生成相应的数字输出612，模拟残基622，和放大的模拟残基632。第二级604可以接收由第一阶段602产生的放大的模拟残基632作为其模拟输入信号，并可产生相应的数字输出614、模拟残624和放大的模拟残基634。第三级606可以接收由前一级604产生的模拟残基634作为其模拟输入端，并产生相应的数字输出616。第一阶段602和第二阶段604可以是通常代表在ADC 600的非最后阶段，这可产生要传递到后续阶段的放大的模拟残。第三级606可以大致代表了ADC600的最后阶段，并可产生无残留，因为由阶段602，604和606处理之后，总模拟输入可已完全转换为数字表示。
每个非最终管线级602和604可包括ADC(652和654，分别地)，数模转换器(DAC)(662和664，分别地)，减法电路(672和674，分别)，和残余放大器(682和684，分别地)。在每个阶段中，ADC可接收模拟输入该阶段，并且可以将接收的模拟输入转换成相应的数字输出。该ADC可以具有任何合适的结构，诸如闪存，开关电容器或另一ADC架构。在每个阶段中，DAC可以接收由该阶段产生的数字输出，并转换成数字输出反馈到模拟域，以产生附加的模拟输出(在阶段602和604，分别表示为692和694)。在每个阶段，减法电路可以接收模拟输入级和由DAC所产生的模拟输出，并且可以通过从阶段的模拟输入减去DAC的模拟输出(分别，级602和604的622和624)而产生用于该级的模拟残余。然后，残基放大器(分别，用于阶段602和604的682和684)可以放大模拟残基，以产生放大的模拟残基(用于阶段602和604的632和634，分别地)，传递到下一个阶段为模拟输入。最后的流水线级606可包括ADC 656，以将接收到的模拟输入646转换成相应的数字输出616，并且可以不包括数模转换器、减法电路或残基放大器。在一些实施例中，每个流水线级可以具有2和16之间的闭环增益，尽管可以使用其它的闭环增益。
流水线ADC 600还可以包括数字组合电路610和618，以组合由流水线阶段所产生的数字输出，有源形成从ADC 600的总的数字输出698。每个流水线阶段可以产生相应的数字输出(分别地，级602、604和606的612、614和616)，由每个流水线阶段产生的数字输出开始于第一级602和结束于第三级606，具有相关联的数字分辨率，可以表示整体数字输出698的依次不太显著部分。当产生总体数字输出698时，数字组合电路610和618可以消除个人数字输出(612，614，和616)之间的任何故意冗余。
本文所公开的差分放大器100的任何合适实施例可被包括在ADC 600的任何合适的部分。例如，差分放大器100的实施例可用于实现任何的模数转换器、数模转换器、减法电路以及流水线级的残余放大器。例如，包括在ADC的流水线级中的DAC可以是乘法DAC(MDAC)，并且可以包括差分放大器100。在另一实例中，在流水线级中的残基放大器可以包括一个或更多的差分放大器100。本文所公开的差分放大器100的实施例可以包括在任何合适的应用中使用的运算放大器，而不仅限于ADC或相关技术。特别是，在此公开的各个实施例可以有利地用于需要快速直流安置的任何放大应用中，和较低的电源电压(相对于高供电级联放大器)。差分放大器100和/或该多级放大器400可以在任何合适的水平进行包装：单独，较大的特定功能的电路内(如ADC或DAC)，多功能集成电路内(IC)封装，可佩戴或嵌入式计算设备，或者任何合适的计算设备，处理设备，或类似的电子装置内。
图7是根据各种实施例，具有降低的转换的放大方法700的流程图。尽管这里描述的方法700的操作被安排在特定的顺序和图示一旦每个，如适合，方法700的操作可以基本上，同时，或响应于彼此进行。可被描述的方法700的操作由差分放大器100执行(其可以例如包括在多级放大器400)，但该方法700的操作可以由任何适当配置的电路来执行。任何方法700的操作可以根据本文公开的任何差分放大器100的实施例来执行。
在702，差分放大器可以分别在第一和第二晶体管分支接收正和负的输入信号。例如，差分放大器100可以在第一晶体管分支102的正输入端120接收正输入信号，以及在第二晶体管分支104的负输入端122接收负输入信号。在一些实施例中的，正和负的输入信号可通过在多级放大器(例如，多级放大器400)的放大级生成。
在704，差分放大器可以提供动态偏置电流给第一和第二晶体管分支。例如，电流源118可以有助于电流到第一和第二晶体管分支，并且电流的量可以随着正和负的输入信号的变化而变化。在一些实施例中，704可包括通过复制晶体管分支(例如，复制晶体管分支116)提供偏置电流和在第一和第二晶体管分支维护如跨越复制晶体管分支测量的相同的电压。
在706中，差分放大器可以分别在第二和第一晶体管分支提供正和负输出信号。例如，差分放大器100可以在第二晶体管分支104的正输出端子132提供正输出信号，并在第一晶体管分支102的负输出端130提供负的输出信号。在实施例中，其中所述差分放大器100是多级放大器的输出级(例如，多级放大器400)，在706提供的正和负输出信号可以是多级放大器的正和负输出信号。
下面的段落描述在此公开的实施方式的各种实施例。
示例是用于改善转换性能，包括差分放大器：耦合在第一节点和第二节点之间的平行的第一和第二晶体管分支；调节器电路，以在调节器的输入接收参考电压值，并在调节器输出保持参考电压值，其中所述调节器的输出被耦合到第一节点；和连接在调节器的输入和第二个节点，其中所述复制晶体管分支包括复制在第一晶体管分支的晶体管布置的晶体管的布置之间的复制晶体管分支；其中电流源耦合到所述稳压器的输入，以提供电流到调节器电路、第一和第二晶体管分支以及复制晶体管分支。
示例2可包括示例1的主题，并且可以进一步指定：该调节器电路包括耦合在电源电压和调节器输出之间的电源晶体管。
示例3可以包括示例2的主题，并且可以进一步指定：该调节器电路包括具有第一和第二输入端和输出端的运算放大器，和运算放大器的输出耦合到电源晶体管的栅极。
示例4可以包括示例3的主题，并且可以进一步指定：该运算放大器的第一输入耦合到所述稳压器的输入。
实施例5可包括任何示例3-4的主题，并且可以进一步指定：该运算放大器的第二输入耦合到所述调节器的输出。
实施例6可包括任何示例2-5的主题，并且可以进一步指定：该电源晶体管的漏极被耦合到电源电压，以及电源晶体管的源被耦合到所述稳压器的输出。
示例7可包括任何示例1-6的主题，并且可以进一步指定：该第一晶体管支路包括PMOS晶体管和NMOS晶体管，及PMOS晶体管的栅极被耦合到NMOS晶体管的栅极。
示例8可以包括示例7的主题，并且可以进一步指定：该PMOS晶体管的漏极耦合到NMOS晶体管的漏极。
示例9可以包括示例8的主题，并且可以进一步指定：该PMOS晶体管的栅极被耦合到差分放大器的正输入端，以及PMOS晶体管的漏极被耦合到差分放大器的负输出端。
示例10可包括任何示例7-10的主题，并且可以进一步指定：该第二晶体管支路包括在第一晶体管分支的晶体管的相同结构，第二晶体管分支的PMOS晶体管的栅极被耦合到差分放大器的负输入端，而第二晶体管支路的PMOS晶体管的漏极被耦合到差分放大器的正输出端。
示例11可以包括任何示例1-10的主题，并且可以进一步指定：该复制晶体管分支包括PMOS晶体管和NMOS晶体管，PMOS晶体管的漏极耦合到NMOS晶体管的漏极和栅极，以及PMOS晶体管的栅极耦合到NMOS晶体管的所述漏极和栅极。
示例12可包括任何示例1-11的主题，并且可以进一步指定：该差分放大器是多级放大器的输出级。
示例13可包括示例12的主题，并且可以进一步指定：该多级放大器是三级放大器，和差分放大器的正和负输出端分别经由补偿电容器耦合到第二阶段的负和正输入端子。
示例14是用于提高转换性能，包括差分放大器：第一差分放大装置；第二差分放大装置之后的第一差分放大装置；第三差分放大装置，在第二差分放大装置之后，其包括耦合在第一节点和第二节点之间平行的第一和第二晶体管分支，用于在第三节点接收参考电压值，并在第一节点维持参考电压值的装置，和耦合在第三节点和第二节点之间的复制晶体管分支，其中，电流源耦合到第三节点；第一补偿装置耦合在的第三差分放大装置的正输出和第二差分放大装置的正输入之间；和第二补偿装置耦合在三差分放大装置的负输出和第二差分放大装置的负输入之间。
示例15可包括示例14的主题，并且可以进一步指定：该第一差分放大装置具有共源共栅结构。
示例16可包括任何示例14-15的主题，并且可以进一步指定：该基准电压值约为1.2伏。
示例17可以包括任何示例14-16的主题，并且可以进一步指定：该差分放大器被包括在模数转换器(ADC)封装。
示例18是具有减少转换的放大的方法，包括：分别在差分放大级的第一和第二晶体管分支接收正和负的输入信号；提供动态偏置电流到第一和第二晶体管的分支，其中，响应于正和负的输入信号，偏置电流变化；且在第二和第一晶体管的分支分别提供正和负的输出信号。
示例19可以包括示例18的主题，且可进一步包括提供电源电压，其中所述电源电压的值小于横跨第一晶体管分支的电压降。
示例20可包括的任何示例18-19的主题，并且可以进一步指定：提供动态偏置电流包括：通过复制晶体管分支提供偏置电流，其中所述复制晶体管分支包括晶体管的布置该复制在第一晶体管分支的晶体管布置；和在第一和第二晶体管分支维护如跨越复制晶体管分支测量的相同电压。
示例21是包括用于执行的任何示例18-20的方法的放大器。

Claims (20)

1.一种提高转换性能的差分放大器，包括：
耦合在第一节点和第二节点之间的平行的第一和第二晶体管分支；
调节器电路，以在调节器的输入接收参考电压值，并在调节器输出保持参考电压值，其中所述调节器输出被耦合到第一节点；和
耦合在稳压器的输入和第二个节点之间的复制晶体管分支，其中，所述复制晶体管分支包括复制在第一晶体管分支中的晶体管的布置的晶体管布置；
其中，电流源耦合到所述稳压器的输入，以提供电流到调节器电路、第一和第二晶体管分支以及所述复制晶体管分支。
2.如权利要求1所述的差分放大器，其中，所述调节器电路包括耦合在电源电压和调节器输出之间的电源晶体管。
3.如权利要求2所述的差分放大器，其中，所述调节器电路包括具有第一和第二输入端和一个输出端的运算放大器，以及所述运算放大器的输出端耦合到电源晶体管的栅极。
4.如权利要求3所述的差分放大器，其中，所述运算放大器的第一输入被耦合到所述稳压器的输入。
5.如权利要求3所述的差分放大器，其中，所述运算放大器的第二输入被耦合到所述稳压器的输出。
6.如权利要求2所述的差分放大器，其中，所述电源晶体管的漏极耦合到所述电源电压，以及电源晶体管的源被耦合到所述稳压器的输出。
7.如权利要求1所述的差分放大器，其中，所述第一晶体管支路包括MOS晶体管和NMOS晶体管，PMOS晶体管的栅极连接到NMOS晶体管的栅极。
8.如权利要求7所述的差分放大器，其中，所述PMOS晶体管的漏极耦合到NMOS晶体管的漏极。
9.如权利要求8所述的差分放大器，其中，所述PMOS晶体管的栅极被耦合到差分放大器的正输入端，以及PMOS晶体管的漏极被耦合到差分放大器的负输出端。
10.如权利要求7所述的差分放大器，其中，所述第二晶体管支路包括晶体管的相同的结构包括在第一晶体管分支的，第二晶体管支路的PMOS晶体管的栅极被耦合到所述差分放大器的负输入端和第二晶体管支路的PMOS晶体管的漏极被耦合到差分放大器的正输出端。
11.如权利要求1所述的差分放大器，其中所述复制晶体管分支包括一PMOS晶体管和NMOS晶体管，PMOS晶体管的漏极耦合到NMOS晶体管的漏极和栅极，以及PMOS晶体管的栅极耦合到NMOS晶体管的漏极和栅极。
12.如权利要求1所述的差分放大器，其中，所述差分放大器是多级放大器的输出级。
13.权利要求12所述的差分放大器，其中，所述多级放大器是三级放大器，以及所述差分放大器的正和负输出端通过补偿电容器分别耦合到第二级的负和正输入端。
14.一种改进转换性能的差分放大器，包括：
第一差分放大装置；
第二差分放大装置之后的第一差分放大装置；
第三差分放大装置，在第二差分放大装置之后，其包括耦合在第一节点和第二节点之间平行的第一和第二晶体管分支，用于在第三节点接收参考电压值，并在第一节点维持参考电压值的装置，和耦合在第三节点和第二节点之间的复制晶体管分支，其中，电流源耦合到第三节点；
第一补偿装置耦合在第三差分放大装置的正输出和第二差分放大装置的正输入之间；和
第二补偿装置，耦合在第三差分放大装置的负输出和第二差分放大装置的负输入之间。
15.如权利要求14所述的差分放大器，其中，第一差分放大装置具有一个级联结构。
16.如权利要求14所述的差分放大器，其中，所述参考电压值约为1.2伏。
17.如权利要求14所述的差分放大器，其中，所述差分放大器被包括在模拟-数字转换器(ADC)封装。
18.一种具有缩小转换的放大方法，包括：
分别在差分放大级的第一和第二晶体管分支接收正和负的输入信号；
提供动态偏置电流到第一和第二晶体管分支，其中，响应于正和负的输入信号，偏置电流变化；和
在第二和第一晶体管的分支分别提供正和负输出信号。
19.如权利要求18所述的方法，进一步包括：
提供电源电压，其中所述电源电压的值小于横跨第一晶体管分支的电压降。
20.如权利要求18所述的方法，其中，提供所述动态偏置电流包括：
通过复制晶体管分支提供偏置电流，其中，所述复制晶体管分支包括复制在第一晶体管分支晶体管的布置的晶体管的结构；和
在第一和第二晶体管分支，保持如跨复制晶体管分支测量的相同电压。
CN201610847779.XA 2015-09-24 2016-09-23 具有改进转换性能的差分放大器 Active CN106559053B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/864,182 2015-09-24
US14/864,182 US9899965B2 (en) 2015-09-24 2015-09-24 Differential amplifiers with improved slew performance

Publications (2)

Publication Number Publication Date
CN106559053A true CN106559053A (zh) 2017-04-05
CN106559053B CN106559053B (zh) 2019-07-09

Family

ID=58409982

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610847779.XA Active CN106559053B (zh) 2015-09-24 2016-09-23 具有改进转换性能的差分放大器

Country Status (2)

Country Link
US (1) US9899965B2 (zh)
CN (1) CN106559053B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020000424A1 (zh) * 2018-06-29 2020-01-02 华为技术有限公司 一种运算放大器、射频电路及电子设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6585828B2 (ja) * 2016-03-31 2019-10-02 日本電信電話株式会社 ドライバ回路および光送信器
EP3461004B1 (en) * 2017-09-20 2021-04-28 Nxp B.V. An amplifier and a wireless signal receiver comprising said amplifier

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101005273A (zh) * 2006-01-20 2007-07-25 深圳赛意法微电子有限公司 具有改善的转换速率的差分放大器
CN101237233A (zh) * 2007-01-27 2008-08-06 三星电子株式会社 具有转换速率偏移的输出缓冲器和包括其的源极驱动器
CN101782786A (zh) * 2009-01-20 2010-07-21 恩益禧电子股份有限公司 电压调节器电路
US20120307122A1 (en) * 2011-06-06 2012-12-06 Omnivision Technologies, Inc. Low common mode driver
CN103066933A (zh) * 2011-08-26 2013-04-24 联发科技股份有限公司 放大器、全差动式放大器以及三角积分调变器
US20130099863A1 (en) * 2011-10-21 2013-04-25 Charles Parkhurst Fourth-order electrical current source apparatus, systems and methods

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8638250B2 (en) * 2011-08-26 2014-01-28 Mediatek Inc. Amplifier, fully-differential amplifier and delta-sigma modulator
US8643527B2 (en) 2012-02-17 2014-02-04 Analog Devices, Inc. Switched-capacitor MDAC with common-mode hop regulation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101005273A (zh) * 2006-01-20 2007-07-25 深圳赛意法微电子有限公司 具有改善的转换速率的差分放大器
CN101237233A (zh) * 2007-01-27 2008-08-06 三星电子株式会社 具有转换速率偏移的输出缓冲器和包括其的源极驱动器
CN101782786A (zh) * 2009-01-20 2010-07-21 恩益禧电子股份有限公司 电压调节器电路
US20120307122A1 (en) * 2011-06-06 2012-12-06 Omnivision Technologies, Inc. Low common mode driver
CN102820859A (zh) * 2011-06-06 2012-12-12 全视科技有限公司 低共模驱动器
CN103066933A (zh) * 2011-08-26 2013-04-24 联发科技股份有限公司 放大器、全差动式放大器以及三角积分调变器
US20130099863A1 (en) * 2011-10-21 2013-04-25 Charles Parkhurst Fourth-order electrical current source apparatus, systems and methods

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ABOUZAR TAGHIZADEH等: "A Modified Approach for CMOS Auto-Zeroed Offset-Stabilized Opamp", 《CIRCUITS AND SYSTEMS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020000424A1 (zh) * 2018-06-29 2020-01-02 华为技术有限公司 一种运算放大器、射频电路及电子设备
US11894811B2 (en) 2018-06-29 2024-02-06 Huawei Technologies Co., Ltd. Operational amplifier, radio frequency circuit, and electronic device

Also Published As

Publication number Publication date
CN106559053B (zh) 2019-07-09
US9899965B2 (en) 2018-02-20
US20170093349A1 (en) 2017-03-30

Similar Documents

Publication Publication Date Title
Lee et al. Design of low-power analog drivers based on slew-rate enhancement circuits for CMOS low-dropout regulators
US7586373B2 (en) Fully differential class AB amplifier and amplifying method using single-ended, two-stage amplifier
JPH0927722A (ja) ゲイン可変増幅装置
CN105991099B (zh) 运算放大器及使用该运算放大器进行放大的方法
KR20100063494A (ko) 저전력으로 동작하는 증폭기
CN104321968B (zh) Cmos晶体管的线性化方法
CN106559053B (zh) 具有改进转换性能的差分放大器
JP2007174029A (ja) 利得可変回路及びそれを用いた自動利得制御増幅器
CN107896095A (zh) 全差分运算放大器
CN101651447B (zh) 放大电路
US20190363679A1 (en) Negative capacitance circuits including temperature-compensation biasings
KR20200110410A (ko) 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기
Giustolisi et al. A 50‐mA 1‐nF Low‐Voltage Low‐Dropout Voltage Regulator for SoC Applications
Goyal et al. Analysis and design of a two stage cmos op-amp with 180nm using miller compensation technique
CN103997345B (zh) 电子设备和降低差分变化的电子实现方法
CN106059516B (zh) 轨对轨运算放大电路及adc转换器、dcdc变换器和功率放大器
EP2779445A1 (en) Three Stage Amplifier
CN102570989A (zh) 运算放大器
Mukahar et al. A 93.36 dB, 161 MHz gain improved CMOS OTA for a 16 bit pipeline analog to digital converter
WO2015170547A1 (ja) 増幅回路、積分回路及びａｄ変換器
Singh et al. Slew rate enhancement
KR101951234B1 (ko) 공통 모드 피드백의 비정상 동작을 회복시키기 위한 아날로그 증폭기
US9209761B2 (en) Combined input stage for transconductance amplifier having gain linearity over increased input voltage range
Rashid et al. Adaptive biasing technique to convert pseudo-class AB amplifier to class AB
RU2432667C1 (ru) Дифференциальный операционный усилитель с малым напряжением питания

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant