CN106505988A - 基于fpga的可配置i/o耐压电路 - Google Patents

基于fpga的可配置i/o耐压电路 Download PDF

Info

Publication number
CN106505988A
CN106505988A CN201610988432.7A CN201610988432A CN106505988A CN 106505988 A CN106505988 A CN 106505988A CN 201610988432 A CN201610988432 A CN 201610988432A CN 106505988 A CN106505988 A CN 106505988A
Authority
CN
China
Prior art keywords
poles
input
circuit
control circuit
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610988432.7A
Other languages
English (en)
Other versions
CN106505988B (zh
Inventor
冯海涛
周刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 4 Research Institute
Original Assignee
CETC 4 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 4 Research Institute filed Critical CETC 4 Research Institute
Priority to CN201610988432.7A priority Critical patent/CN106505988B/zh
Publication of CN106505988A publication Critical patent/CN106505988A/zh
Application granted granted Critical
Publication of CN106505988B publication Critical patent/CN106505988B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及基于FPGA的可配置I/O耐压电路，包括阻抗控制电路、箝位控制电路、耐压控制电路、参考电压生成电路、栅偏置控制电路、阱偏置控制电路、输出驱动电路和输入耐压保护电路；本发明提供了一种新型的基于FPGA的可配置I/O耐压电路的设计，当两个不同供电电压的数字逻辑芯片结合使用时，可以保护低供电电压芯片中的晶体管不被损坏，同时芯片应该具有较小的漏电流以及对闩锁效应的防护能力。

Description

基于FPGA的可配置I/O耐压电路
技术领域
本发明涉及FPGA电路，特别涉及基于FPGA的可配置I/O耐压电路。
背景技术
FPGA(现场可编程逻辑阵列)是在CPLD的基础上发展起来的新型高性能可编程逻辑器件，它一般采用SRAM工艺，也有一些专用器件采用Flash工艺或反熔丝工艺等。FPGA的集成度很高，其器件密度从数万门到数千万系统门不等，可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数字逻辑电路设计领域。
在集成电路迅速向深亚微米级工艺发展的同时，一些外围器件或电力系统中的IC芯片依旧工作在较高的电压水平上。当两个不同供电电压的数字逻辑芯片结合使用时，低供电电压芯片中的晶体管可能会被损坏，故需要进行I/O耐压电路。
可配置的I/O接口允许不同种类的I/O接口直接连接到FPGA芯片上。通过提供与这些I/O接口直接互连的功能，FPGA芯片在应用过程中减少了对外部缓冲器的需要，从而提高了产品整体的设计性能、降低了产品开发成本，并可以有效地缩小电路板空间。可配置的I/O耐压电路使得FPGA芯片与多种电压和信号标准的先进器件间的高性能连接变得更加容易。
发明内容
针对现有技术的上述缺陷，本发明提出了一种基于FPGA的可配置I/O耐压结构的设计电路，使得FPGA芯片与多种电压和信号标准的先进器件间的高性能连接变得更加容易。
本发明解决其技术问题所采用的技术方案是：基于FPGA的可配置I/O耐压电路，包括阻抗控制电路、箝位控制电路、耐压控制电路、参考电压生成电路、栅偏置控制电路、阱偏置控制电路、输出驱动电路和输入耐压保护电路；
所述箝位控制电路、栅偏置控制电路、输出驱动电路顺序连接，阻抗控制电路、耐压控制电路、阱偏置控制电路、输入耐压保护电路与输出驱动电路连接，参考电压生成电路与箝位控制电路、栅偏置控制电路连接。
所述阻抗控制电路包括第一电平转换电路、反相器、与非门和或非门；
输入端OEN与输入端DOUT分别与与非门NAND1的两个输入端连接，非门NAND1输出端与第一电平转换电路的输入端连接；第一电平转换电路的输出端通过串联的反相器INV2、反相器INV3后连接至输出驱动电路的输入端D_up；
输入端OEN经反相器INV9后与或非门NOR4的一个输入端连接，输入端DOUT与或非门NOR4的另一个输入端连接；或非门NOR4输出端通过串联的反相器INV18、反相器INV19后连接至输出驱动电路的输入端D_down。
所述箝位控制电路包括反相器INV5、PMOS管MP3、NMOS管MN3和NMOS管MN4；
输入端OEN经INV4后与输入端Clamp分别输入至与非门NAND2，NAND2输出端连接至反相器INV5输入端，反相器INV5输出端与MN3的G极连接；MN3的S极与MN4的D极连接，MN3的D极接地，MN4的S极与MP3的D极连接；MP3的S极、MN4的S极与栅偏置控制电路连接；MP3的G极与参考电压生成电路连接。
所述参考电压生成电路包括第二电平转换电路，反相器INV8、INV12、INV13、INV14，或非门NOR5，PMOS管MP11、MP12、MP13、MP14、MP15，NMOS管MN11、MN12、MN13；
输入端OEN、输入端Clamp分别经反相器INV4、反相器INV6与与非门NAND3的两个输入端连接，与非门NAND3输出端经反相器INV8与第二电平转换电路的输入端连接；第二电平转换电路的同相输出端与MP11的G极连接，第二电平转换电路的反相输出端与MP13的G极连接；
MP11的D极与电源连接，S极与MP12的D极连接，MP12的S极与MN11的D极连接，MP12的G极与反相器INV8输出端、MN12的G极、MN13的G极连接；MP12的衬底与S极、MN12的D极、MP13的S极和衬底连接，并输出参考电压Vref发送至栅偏置控制电路中的MP3的G极、MP16的G极；
MP13的D极与MP14的S极连接；MP14的G极与D极、MP15的S极连接；MP15的G极与D极、MN13的S极连接，MN13的D极接地。
所述栅偏置控制电路包括第三电平转换电路，PMOS管MP8、MP9、MP10、MP16，NMOS管MN9、MN10，反相器INV15；
INV5输入端连接至第三电平转换电路输入端，第三电平转换电路输出端与MP8的G极连接，MP8的S极与电源连接，D极与MP9的S极连接，MP9的D极与MP10的S极连接；MP10的D极与箝位控制电路中MP3的S极连接，MP10的G极与箝位控制电路中MN4的S极、阱偏置控制电路连接；MP9的G极与INV5输出端、阱偏置控制电路连接；MP8的衬底、MP9的衬底、MP10的衬底均与阱偏置控制电路中的Vwell端连接；
MP16的S极作为C_up端与输出驱动电路连接，D极与阱偏置控制电路连接，G极用于输入参考电压生成电路的参考电压Vref；MN9的G极接地，S极与MN10的D极连接，D极与C_up端连接；MN10的S极接地；输入端OEN依次经反相器INV4、反相器INV15与MN10的G极连接。
所述阱偏置控制电路包括PMOS管MP19、MP20、MP21、MP22、MP23、MP24、MP25、MP26和电阻R2；
所述MP19的S极、MP22的S极、MP23的S极、MP24的S极与电源连接；MP19的G极与栅偏置控制电路中的第三电平转换电路输出端连接，D极与MP20的S极连接；MP20的G极与栅偏置电路的MP9的G极连接，D极与MP21的S极连接；MP21的G极与栅偏置控制电路的MP3的D极连接；
阱偏置控制电路内所有PMOS管的衬底连接，作为Vwell输出端；MP22的G极与栅偏置控制电路中MN9的D极连接，MP22的D极与衬底连接；MP23、MP24各自的衬底与各自D极连接，MP25、MP26各自的衬底与各自S极连接，MP25的D极、MP26的D极与MP24的G极、栅偏置控制电路中MP16的D极、输入耐压电路连接；MP26的G极通过电阻与电源连接。
所述耐压控制电路包括反相器INV7和或非门NOR1、NOR2、NOR3；
输入端Tolerant、OEN分别输入至NOR1的第一、第二输入端，NOR1输出端与NOR3的第一输入端连接；外部输入端DOUT经反相器INV7后输入至NOR2的第二输入端，NOR2的第一输入端与NOR1的第二输入端连接；NOR2的输出端与NOR3的第二输入端连接，NOR3输出端经顺序连接的反相器INV16、INV17后输入至输出驱动电路的输入端C_down。
所述输入耐压保护电路包括反相器INV20、PMOS管MP27和NMOS管MN16、MN17；
MN16的G极作为输入端V33用于输入辅助电压，S极与阱偏置控制电路中MP25的D极连接，D极与MN17的S极连接，MN17的D极、G极接地；MN17的G极与MP27的D极连接，还通过反相器INV20后作为输出端VIN用于连接到内部电路；MP27的S极与电源连接，G极与输出端VIN连接。
所述输出驱动电路包括PMOS管MP17、MP18和NMOS管MN14、MN15；
所述MP17的S极与电源连接，G极与输入端D_up连接，D极与MP18的S极连接；MP18的G极与C_up端连接；MP17的衬底和MP18的衬底与栅偏置电路的Vwell输出端连接；
所述MN14的S极与MP18的D极、PAD连接，G极与输入端C_down连接，D极与MN15的S极连接；MN15的G极与输入端D_down连接；MN14的衬底和MN15的衬底连接。
本发明具有以下有益效果及优点：
1.本发明提供了一种新型的基于FPGA的可配置I/O耐压电路的设计，当两个不同供电电压的数字逻辑芯片结合使用时，可以保护低供电电压芯片中的晶体管不被损坏，同时芯片应该具有较小的漏电流以及对闩锁效应的防护能力。
附图说明
图1是耐压保护电路的结构框图；
图2是图1中的输出驱动电路的电路图；
图3是图1中的阻抗控制电路的简化图；
图4是耐压保护电路的电路图。
具体实施方式
下面结合实施例对本发明做进一步的详细说明。
如图1所示，本发明提供了一种基于FPGA的可配置I/O耐压结构的设计，包括阻抗控制电路、箝位控制电路、耐压控制电路、参考电压生成电路、栅偏置控制电路、阱偏置控制电路、输出驱动电路和输入耐压保护电路。在集成电路迅速向深亚微米级工艺发展的同时，一些外围器件或电力系统中的IC芯片依旧工作在较高的电压水平上，例如3.3V或者5V。当两个不同供电电压的数字逻辑芯片结合使用时，就必须保护低供电电压芯片中的晶体管不被损坏，同时芯片应该具有较小的漏电流以及对闩锁效应的防护能力。基于这种情况，一种基于FPGA的可配置的I/O耐压结构的设计十分必要。
一种基于FPGA的可配置I/O耐压电路的设计，包括：阻抗控制电路、箝位控制电路、耐压控制电路、参考电压生成电路、栅偏置控制电路、阱偏置控制电路、输出驱动电路和输入耐压保护电路。其中输出驱动电路，它的上拉PMOS晶体管和下拉NMOS晶体管都采用的是级联结构，控制端用以控制高阻状态和耐压保护；阻抗控制电路际上是由驱动强度控制模块和斜率控制模块组成的。
本发明对可配置I/O接口所需要的功能和工作状态进行一个归类，整个的耐压保护电路一共涉及到5种工作模式：输出模式、5V耐压模式、PCI模式、输入电压高于接口电压Vcco的模式和传统I/O模式。
输出模式是通过耐压保护电路使输出驱动可以输出数据，根据输出数据的不同，使输出驱动输出高电平或低电平。在输出模式下，OEN为1，DOUT是需要输出的信号，这时Clamp的值对电路的输出功能没有影响。Tolerant为1时，C_down始终为高；Tolerant为0时，C_down信号随DOUT信号而变化。当DOUT为1时，向PAD输出高电平；当DOUT为0时，向PAD输出高电平。
5V耐压模式是使输出驱动处于高阻状态，对输出驱动的下拉NMOS晶体管提供耐压保护，使输出驱动的上拉PMOS晶体管处于截止状态，不形成漏电通道。对输入缓冲器提供耐压保护。这个模式要求在接口电压Vcco在1.5V、2.5V、3.3V下，都能提供耐压保护。在输入5V耐压模式下，输出使能OEN为0，耐压控制信号Tolerant为1，箝位控制信号Clamp为0，输出数据DOUT无效。OEN经过阻抗选择电路将输出驱动的D_up和D_down端分别置为Vcco和O电平。这样，可以关闭输出驱动下压NMOS晶体管，而上拉PMOS晶体管需要栅偏置控制电路和阱偏置控制电路的配合才可以完全关闭。
PCI模式是输出驱动处于高阻状态，对输出驱动的下拉NMOS晶体管提供耐压保护，使输出驱动的上拉PMOS晶体管形成一个对接口电源Vcco的箝位二极管。对输入缓冲器提供耐压保护。在输入PCI模式下，输出使能信号OEN为0，箝位信号Clamp为1，耐压信号Tolerant为1，输出数据DOUT无效。
输入电压高于接口电压Vcco的模式是使输出驱动处于高阻态，不具有耐压保护功能。但是，在输入电压高于接口电压Vcco时，通过耐压保护电路中的栅偏置控制电路和阱偏置控制电路，使输出驱动的上拉PMOS晶体管截止，不形成漏电通道。在这种模式下，输出使能信号OEN为0，耐压信号Tolerant和箝位信号Clamp都为0。
传统I/O模式是将I/O配置成类似传统I/O的形式，不具有耐压保护的功能。输出驱动被配置成一个类似传统I/O接口输出驱动的模式。这时，输出使能信号OEN为0，耐压信号Tolerant为0，箝位信号Clamp为1。这时，输出驱动的下拉晶体管MNl4和MNl5都截至，上拉PMOS晶体管被配置为一个PAD到Vcco的箝位二极管，和PCI模式一样。而输入电路在各种模式下是一样的。
根据本发明提供的基于FPGA的可配置I/O耐压电路的设计包括：阻抗控制电路、箝位控制电路、耐压控制电路、参考电压生成电路、栅偏置控制电路、阱偏置控制电路、输出驱动电路和输入耐压保护电路。信号OEN是输出使能信号，DOUT信号是I/O接El向外输出的数据信号，Clamp信号是对接口电源Vcco的箝位二极管的控制信号，Tolerant信号是输出驱动下拉NMOS晶体管的耐压控制信号，V33是内部电路提供的一个3.3V的辅助电压。其中，信号OEN和DOUT是I/O接口电路工作时的控制信号，Clamp和Tolerant是可配置I/O接口的配置信号，是由配置SRAM的值控制的。阱偏置电路被用来避免上拉PMOS晶体管的寄生二极管正向偏置，栅偏置控制电路在输出时用来控制上拉PMOS晶体管输出高电平，在输入时避免上拉PMOS晶体管导通，而出现漏电通道；输入耐压电路在在传统输入缓冲器的基础上添加了晶体管MN16和MP27，晶体管MN16用于限制到达输入反相器栅极的输入电压，晶体管MP27被用来配合INV20形成一个正反馈，加速反相器的导通或截止，从而达到减小功耗的目的。
整个的耐压保护电路一共涉及到5种工作模式：输出模式、5V耐压模式、PCI模式、输入电压高于接口电压Vcco的模式和传统I/O模式。各种工作模式在上述可配置I/O耐压电路应用中，完成了可配置I/O接口所需要的功能和工作状态。
图1是基于FPGA的可配置I/O耐压保护电路的结构图，由于可配I/O接口的结构过于复杂，对部分单元结构进行了一定的简化，以便更好的理解其逻辑功能。
图2是耐压保护电路中的输出驱动电路的结构图。由于输出驱动模块可以选择不同的驱动电流强度，输出驱动被分为了若干组，以便独立控制。在这里，仅以其中的一组输出驱动来进行说明。输出驱动的上拉PMOS晶体管和下拉NMOS晶体管都采用的是级联结构，C_up和C_down是其控制端，用以控制高阻状态和耐压保护。D_up和D_down是其数据端，根据需要实现高电平或低电平的输出。需要注意的是上拉PMOS晶体管的阱电位不是接在Vcco上的，而是由阱偏置电路提供的VWELL。
图3是耐压保护电路中的阻抗选择电路的结构图。阻抗控制电路实际上是由驱动强度控制模块和斜率控制模块组成的，在这里为了说明其逻辑功能，将其简化为图3的电路。只考虑OEN和DOUT信号对输出信号的控制。对于输出驱动中的PMOS晶体管部分，由于输出的高电平值是取决于接口电源Vcco的，这就需要将电路的电源由内部电路的核电压Vcc过渡到接口电压Vcco上，于是在这里加入了一个电平变换电路。
图4是耐压保护电路整体的电路图，整个的耐压保护电路包括阻抗控制电路、箝位控制电路、耐压控制电路、参考电压生成电路、栅偏置控制电路、阱偏置控制电路、输出驱动电路和输入耐压保护电路。
图4中的箝位控制电路，栅偏置控制电路和阱偏置控制电路，根据C1信号的值不同，处于不同的工作状态。C1置为1时，体管MN3、MP8、MP9、MNl0截止，这样C_up处于浮空状态。当PAD的电压低于Vcc/2+VTP(VTP是PMOS晶体管阈值电压的绝对值)，由于晶体管MPl7的截止使上拉PMOS晶体管截止；当PAD的电压高于Vcc/2+VTP时，PAD的电压会经由晶体管MPl6传入晶体管MPl8的栅极使晶体管MPl8截止，从而关闭上拉PMOS晶体管。对于阱偏置控制电路，阱电位是由MP23、MP24、MP25和MP26组成的单元进行偏置的。它存在4种状态来保证上拉PMOS晶体管的N阱处于一个较高的电位，从而不会使寄生的PNP晶体管导通。C1置为0时，栅偏置控制电路的晶体管MP8和MP9导通，同时，晶体管MN3的开启，将晶体管MPl0导通,这样就将输出驱动的C_up端与Vcco相连；同时，阱偏置控制电路中的晶体管MPl9、MP20和MP21导通，将输出上拉PMOS晶体管的阱电位和Vcco相连。这样的结构就相当于一个从PAD到Vcco的箝位二极管，当PAD的电压高于Vcco+VTp时，输出驱动的上拉PMOS晶体管导通，从而将PAD上的电压箝位在Vcco+VTp。
图4中的参考电压生成电路，OEN和Clamp信号共同作用将C2置为1时，VREF生成电路中的晶体管MPll和MPl2导通，输出的参考电压为Vcco；OEN和Clamp信号共同作用将C2置为0时，VREF生成电路中的晶体管MNl2、MPl3、MPl4、MPl5和MNl3同时开启，产生一个约等于Vcc/2的参考电压，传输给栅偏置控制电路。VREF生产电路中的One Shot部分(由反相器INVl2、INVl3、INVl4和或非门NOR5组成)在输出到输入切换时，产生一个瞬间的下拉，可以使VREF输出从Vcco快速降为Vcc/2左右。
图4中的耐压电路，Tolerant信号将输出驱动中的C_down端接到2.5V电平，将晶体管MNl5漏极的最高电压限制在2.5V-VTH，从而其到对输出驱动下拉NMOS晶体管的保护功能
以上所述仅为本发明的实施例，并非因此限定本发明的专利保护范围，本发明还可以对上述各种模块进行附加地改进，或者是采用技术等同物进行替换，例如：增加进一步优化的其他模块等等。故凡运用本发明的说明书及图示内容所作的等效结构变化，或直接或间接运用于其他相关技术领域均同理皆包含于本发明所涵盖的范围内。

Claims (9)

1.基于FPGA的可配置I/O耐压电路，其特征在于包括阻抗控制电路、箝位控制电路、耐压控制电路、参考电压生成电路、栅偏置控制电路、阱偏置控制电路、输出驱动电路和输入耐压保护电路；
所述箝位控制电路、栅偏置控制电路、输出驱动电路顺序连接，阻抗控制电路、耐压控制电路、阱偏置控制电路、输入耐压保护电路与输出驱动电路连接，参考电压生成电路与箝位控制电路、栅偏置控制电路连接。
2.根据权利要求1所述的基于FPGA的可配置I/O耐压电路，其特征在于所述阻抗控制电路包括第一电平转换电路、反相器、与非门和或非门；
输入端OEN与输入端DOUT分别与与非门NAND1的两个输入端连接，非门NAND1输出端与第一电平转换电路的输入端连接；第一电平转换电路的输出端通过串联的反相器INV2、反相器INV3后连接至输出驱动电路的输入端D_up；
输入端OEN经反相器INV9后与或非门NOR4的一个输入端连接，输入端DOUT与或非门NOR4的另一个输入端连接；或非门NOR4输出端通过串联的反相器INV18、反相器INV19后连接至输出驱动电路的输入端D_down。
3.根据权利要求1所述的基于FPGA的可配置I/O耐压电路，其特征在于所述箝位控制电路包括反相器INV5、PMOS管MP3、NMOS管MN3和NMOS管MN4；
输入端OEN经INV4后与输入端Clamp分别输入至与非门NAND2，NAND2输出端连接至反相器INV5输入端，反相器INV5输出端与MN3的G极连接；MN3的S极与MN4的D极连接，MN3的D极接地，MN4的S极与MP3的D极连接；MP3的S极、MN4的S极与栅偏置控制电路连接；MP3的G极与参考电压生成电路连接。
4.根据权利要求1所述的基于FPGA的可配置I/O耐压电路，其特征在于所述参考电压生成电路包括第二电平转换电路，反相器INV8、INV12、INV13、INV14，或非门NOR5，PMOS管MP11、MP12、MP13、MP14、MP15，NMOS管MN11、MN12、MN13；
输入端OEN、输入端Clamp分别经反相器INV4、反相器INV6与与非门NAND3的两个输入端连接，与非门NAND3输出端经反相器INV8与第二电平转换电路的输入端连接；第二电平转换电路的同相输出端与MP11的G极连接，第二电平转换电路的反相输出端与MP13的G极连接；
MP11的D极与电源连接，S极与MP12的D极连接，MP12的S极与MN11的D极连接，MP12的G极与反相器INV8输出端、MN12的G极、MN13的G极连接；
MP12的衬底与S极、MN12的D极、MP13的S极和衬底连接，并输出参考电压Vref发送至栅偏置控制电路中的MP3的G极、MP16的G极；
MP13的D极与MP14的S极连接；MP14的G极与D极、MP15的S极连接；MP15的G极与D极、MN13的S极连接，MN13的D极接地。
5.根据权利要求1所述的基于FPGA的可配置I/O耐压电路，其特征在于所述栅偏置控制电路包括第三电平转换电路，PMOS管MP8、MP9、MP10、MP16，NMOS管MN9、MN10，反相器INV15；
INV5输入端连接至第三电平转换电路输入端，第三电平转换电路输出端与MP8的G极连接，MP8的S极与电源连接，D极与MP9的S极连接，MP9的D极与MP10的S极连接；MP10的D极与箝位控制电路中MP3的S极连接，MP10的G极与箝位控制电路中MN4的S极、阱偏置控制电路连接；MP9的G极与INV5输出端、阱偏置控制电路连接；MP8的衬底、MP9的衬底、MP10的衬底均与阱偏置控制电路中的Vwell端连接；
MP16的S极作为C_up端与输出驱动电路连接，D极与阱偏置控制电路连接，G极用于输入参考电压生成电路的参考电压Vref；MN9的G极接地，S极与MN10的D极连接，D极与C_up端连接；MN10的S极接地；输入端OEN依次经反相器INV4、反相器INV15与MN10的G极连接。
6.根据权利要求1所述的基于FPGA的可配置I/O耐压电路，其特征在于所述阱偏置控制电路包括PMOS管MP19、MP20、MP21、MP22、MP23、MP24、MP25、MP26和电阻R2；
所述MP19的S极、MP22的S极、MP23的S极、MP24的S极与电源连接；MP19的G极与栅偏置控制电路中的第三电平转换电路输出端连接，D极与MP20的S极连接；MP20的G极与栅偏置电路的MP9的G极连接，D极与MP21的S极连接；MP21的G极与栅偏置控制电路的MP3的D极连接；
阱偏置控制电路内所有PMOS管的衬底连接，作为Vwell输出端；MP22的G极与栅偏置控制电路中MN9的D极连接，MP22的D极与衬底连接；MP23、MP24各自的衬底与各自D极连接，MP25、MP26各自的衬底与各自S极连接，MP25的D极、MP26的D极与MP24的G极、栅偏置控制电路中MP16的D极、输入耐压电路连接；MP26的G极通过电阻与电源连接。
7.根据权利要求1所述的基于FPGA的可配置I/O耐压电路，其特征在于所述耐压控制电路包括反相器INV7和或非门NOR1、NOR2、NOR3；
输入端Tolerant、OEN分别输入至NOR1的第一、第二输入端，NOR1输出端与NOR3的第一输入端连接；外部输入端DOUT经反相器INV7后输入至NOR2的第二输入端，NOR2的第一输入端与NOR1的第二输入端连接；NOR2的输出端与NOR3的第二输入端连接，NOR3输出端经顺序连接的反相器INV16、INV17后输入至输出驱动电路的输入端C_down。
8.根据权利要求1所述的基于FPGA的可配置I/O耐压电路，其特征在于所述输入耐压保护电路包括反相器INV20、PMOS管MP27和NMOS管MN16、MN17；
MN16的G极作为输入端V33用于输入辅助电压，S极与阱偏置控制电路中MP25的D极连接，D极与MN17的S极连接，MN17的D极、G极接地；MN17的G极与MP27的D极连接，还通过反相器INV20后作为输出端VIN用于连接到内部电路；MP27的S极与电源连接，G极与输出端VIN连接。
9.根据权利要求1所述的基于FPGA的可配置I/O耐压电路，其特征在于所述输出驱动电路包括PMOS管MP17、MP18和NMOS管MN14、MN15；
所述MP17的S极与电源连接，G极与输入端D_up连接，D极与MP18的S极连接；MP18的G极与C_up端连接；MP17的衬底和MP18的衬底与栅偏置电路的Vwell输出端连接；
所述MN14的S极与MP18的D极、PAD连接，G极与输入端C_down连接，D极与MN15的S极连接；MN15的G极与输入端D_down连接；MN14的衬底和MN15的衬底连接。
CN201610988432.7A 2016-11-10 2016-11-10 基于fpga的可配置i/o耐压电路 Active CN106505988B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610988432.7A CN106505988B (zh) 2016-11-10 2016-11-10 基于fpga的可配置i/o耐压电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610988432.7A CN106505988B (zh) 2016-11-10 2016-11-10 基于fpga的可配置i/o耐压电路

Publications (2)

Publication Number Publication Date
CN106505988A true CN106505988A (zh) 2017-03-15
CN106505988B CN106505988B (zh) 2019-06-04

Family

ID=58323843

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610988432.7A Active CN106505988B (zh) 2016-11-10 2016-11-10 基于fpga的可配置i/o耐压电路

Country Status (1)

Country Link
CN (1) CN106505988B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109672439A (zh) * 2019-01-17 2019-04-23 南京观海微电子有限公司 耐压电平转换电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101102040A (zh) * 2006-07-06 2008-01-09 上海华虹Nec电子有限公司 高电压I/O Buffer电路结构
CN101552605A (zh) * 2009-05-19 2009-10-07 北京时代民芯科技有限公司 一种可耐受高电压输入的接口电路
CN104638887A (zh) * 2015-01-30 2015-05-20 北京时代民芯科技有限公司 一种可实现输出高电平转换的输出驱动电路
CN105024682A (zh) * 2015-05-31 2015-11-04 镇江天美信息科技有限公司 自动控制噪声的i/o接口驱动电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101102040A (zh) * 2006-07-06 2008-01-09 上海华虹Nec电子有限公司 高电压I/O Buffer电路结构
CN101552605A (zh) * 2009-05-19 2009-10-07 北京时代民芯科技有限公司 一种可耐受高电压输入的接口电路
CN104638887A (zh) * 2015-01-30 2015-05-20 北京时代民芯科技有限公司 一种可实现输出高电平转换的输出驱动电路
CN105024682A (zh) * 2015-05-31 2015-11-04 镇江天美信息科技有限公司 自动控制噪声的i/o接口驱动电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109672439A (zh) * 2019-01-17 2019-04-23 南京观海微电子有限公司 耐压电平转换电路
WO2020147306A1 (zh) * 2019-01-17 2020-07-23 南京观海微电子有限公司 耐压电平转换电路

Also Published As

Publication number Publication date
CN106505988B (zh) 2019-06-04

Similar Documents

Publication Publication Date Title
CN102655409B (zh) 二级式后端驱动器
US5959474A (en) Output buffer for memory circuit
CN1130830C (zh) 集成电路装置
US20080225987A1 (en) Asynchronous interconnection system for 3D interchip communication
CN104521146B (zh) 半导体集成电路
CN104638887A (zh) 一种可实现输出高电平转换的输出驱动电路
CN104518777B (zh) 减小输入/输出（io）驱动器的应力的方案
CN101552605A (zh) 一种可耐受高电压输入的接口电路
CN101753129B (zh) 可承受高电压的输出缓冲器
CN109347464A (zh) 具有零静态功耗的上电复位/掉电检测电路及其实现方法
US5966030A (en) Output buffer with regulated voltage biasing for driving voltages greater than transistor tolerance
TWI413127B (zh) 電荷泵電路及其單元
Kumar et al. Design of 2T XOR gate based full adder using GDI technique
US11409314B2 (en) Full swing voltage conversion circuit and operation unit, chip, hash board, and computing device using same
CN103269217B (zh) 输出缓冲器
CN106505988B (zh) 基于fpga的可配置i/o耐压电路
CN108736863A (zh) 一种输出驱动电路
CN104836570A (zh) 一种基于晶体管级的与/异或门电路
CN206601697U (zh) 一种光模块
US8283947B1 (en) High voltage tolerant bus holder circuit and method of operating the circuit
CN104079289B (zh) 一种抗地弹效应的输出电路
CN102055459A (zh) 在保险/容限操作期间产生偏压以保护输入/输出电路
CN204332380U (zh) 用于反熔丝的编程烧录电路
CN103441750B (zh) 高低压区信号传输系统
CN102570970B (zh) H桥马达驱动器及电机设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant