CN106463351A - 电子束三束孔径阵列 - Google Patents

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Abstract

描述了适用于互补式电子束光刻(CEBL)的光刻设备和涉及互补式电子束光刻(CEBL)的方法。在示例中，描述了用于电子束工具的消隐器孔径阵列(BAA)。所述BAA包括不同间距的三个有区别的孔径阵列。

Description

电子束三束孔径阵列
相关申请的交叉引用
本申请要求2014年6月13日提交的美国临时专利申请No.62/012,214的权益，以引用的方式将该申请的全部内容并入本文。
技术领域
本发明的实施例属于光刻领域，并且具体地，属于涉及互补式电子束光刻(CEBL)的光刻领域。
背景技术
在过去几十年中，在集成电路中的特征的缩放一直是不断发展的半导体工业背后的驱动力。缩放至越来越小的特征使得能够在半导体芯片的有限芯片面积上增加功能单元的密度。
集成电路通常包括导电微电子结构，该导电微电子结构在本领域中被称为过孔。过孔可以用于将过孔上方的金属线电连接至过孔下方的金属线。通常通过光刻工艺来形成过孔。代表性地，光致抗蚀剂层可以旋涂在电介质层上方，可以通过图案化的掩模来将光致抗蚀剂层暴露于图案化的光化辐射，并且然后可以对暴露的层进行显影以在光致抗蚀剂层中形成开口。接下来，可以通过将光致抗蚀剂层中的开口用作蚀刻掩模来在电介质层中蚀刻出用于过孔的开口。该开口被称为过孔开口。最后，可以用一种或多种金属或者其它导电材料来填充过孔开口以形成过孔。
在过去，过孔的尺寸和间隔已经逐渐减小，并且预计在未来，针对至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的尺寸和间隔将继续逐渐减小。对过孔的尺寸的一种测量是过孔开口的临界尺寸。对过孔的间隔的一种测量是过孔间距。过孔间距表示最近的相邻过孔之间的中心至中心距离。当通过这种光刻工艺对具有极小间距的极小过孔进行图案化时，其本身存在多项挑战。
一个这种挑战是：通常需要控制过孔与叠覆的金属线之间的叠覆、以及过孔与下伏金属线之间的叠覆以使其为高容限，大约为过孔间距的四分之一。当过孔间距随着时间缩放到越来越小时，叠覆容限倾向于以甚至比光刻设备能够缩放的速度更快的速度随之缩放。
另一个这种挑战是：过孔开口的临界尺寸通常倾向于比光刻扫描仪的分辨能力更快地缩放。存在缩小技术以缩小过孔开口的临界尺寸。然而，缩小量倾向于受到最小过孔间距以及缩小工艺的能力的限制而不是足够的光学邻近校正(OPC)中性，并且无法显著地折衷线宽粗糙度(LWR)和/或临界尺寸均匀度(CDU)。
又一个这种挑战是：通常需要随着过孔开口的临界尺寸减小而改进光致抗蚀剂的LWR和/或CDU特性，以维持临界尺寸预算的相同总分数。然而，当前大多数光致抗蚀剂的LWR和/或CDU特性并不像过孔开口的临界尺寸减小那样快速地改进。进一步的这种挑战是：极小的过孔间距通常倾向于低于甚至极紫外(EUV)光刻扫描仪的分辨能力。结果，一般可能必须使用两个、三个或者更多不同的光刻掩模，这倾向于增加制造成本。在某种情况下，如果间距继续减小，那么即使利用多个掩模，也可能无法使用常规扫描仪来印刷这些极小间距的过孔开口。
同样，与金属过孔相关联的金属线结构中的切口(即，破裂)的制造面临类似的缩放问题。
因此，在光刻处理技术和能力方面需要改进。
附图说明
图1A图示了形成在层间电介质(ILD)层上的硬掩模材料层的在沉积之后(但在图案化之前)的起始结构的截面图。
图1B图示了在通过间距减半对硬掩模层进行图案化之后的图1A的结构的截面图。
图2图示了在涉及以因数六进行间距分割的基于间隔体的六倍图案化(SBSP)处理方案中的截面图。
图3图示了在涉及以因数九进行间距分割的基于间隔体的九倍图案化(SBNP)处理方案中的截面图。
图4是电子束光刻设备的电子束列的截面示意图示。
图5是演示了受限于其对平面内网格变形(IPGD)进行建模的能力的光学扫描仪叠覆的示意图。
图6是根据本发明的实施例的演示了使用运行中对准(align on the fly)方法的变形的网格信息的示意图。
图7提供了根据本发明的实施例的样本计算，所述样本计算示出了与5％密度的过孔图案相比较，要被转移以在300mm的晶片上以50％密度对一般/常规布局进行图案化的信息。
图8图示了根据本发明的实施例的用于过孔、以及切口开始/停止的简化设计规则位置的网格化布局方法。
图9图示了根据本发明的实施例的切口的可容许放置。
图10图示了根据本发明的实施例的在线A与线B之中的过孔布局。
图11图示了根据本发明的实施例的在线A至线E之中的切口布局。
图12图示了根据本发明的实施例的在其上具有多个管芯位置的晶片和表示单个列的晶片域的叠覆的虚线框。
图13图示了根据本发明的实施例的在其上具有多个管芯位置的晶片和单个列的叠覆的实际目标晶片域和运行中校正的增加的周边区域。
图14演示了根据本发明的实施例的待印刷区域(内部暗，细虚线)相对于原始目标区域(内部亮，粗虚线)的若干度数的晶片旋转的效果。
图15图示了根据本发明的实施例的被表示为叠覆在前一金属化层中的垂直金属线上面的水平金属线的平面图。
图16图示了根据本发明的实施例的被表示为叠覆在前一金属化层中的垂直金属线上面的水平金属线的平面图，其中，不同宽度/间距的金属线在垂直方向上重叠。
图17图示了被表示为叠覆在前一金属化层中的垂直金属线上面的常规金属线的平面图。
图18图示了当在孔径下方扫描线时，相对于待切割或者要在目标位置中放置过孔的线(右)的BAA的孔径(左)。
图19图示了当在孔径下方扫描线时，相对于待切割或者要在目标位置中放置过孔的两条线(右)的BAA的两个非交错孔径(左)。
图20图示了根据本发明的实施例的当在孔径下方扫描线时，相对于待切割或者要在目标位置中放置过孔的多条线(右)的BAA的两列交错孔径(左)，其中，通过箭头示出了扫描方向。
图21A图示了根据本发明的实施例的相对于具有使用交错的BAA来图案化的切口(在水平线中的断裂)或者过孔(填充的框)的多条线(右)的BAA的两列交错孔径(左)，其中，通过箭头示出了扫描方向。
图21B图示了根据本发明的实施例的在基于图21A中图示的类型的金属线布局的集成电路中的金属化层叠置体的截面图。
图22图示了根据本发明的实施例的具有三个不同交错阵列的布局的BAA的孔径。
图23图示了根据本发明的实施例的具有三个不同交错阵列的布局的BAA的孔径，其中，电子束仅覆盖阵列的其中之一。
图24A包括根据本发明的实施例的具有用于偏移束的偏转器的电子束光刻设备的电子束列的截面示意图示。
图24B图示了根据本发明的实施例的BAA 2450的具有间距#1、切口#1、间距#2、切口#2和间距#N、切口#N的三个(或者高达n个)间距阵列。
图24C图示了根据本发明的实施例的包括在电子束列上的放大狭缝。
图25图示了根据本发明的实施例的具有三个不同间距交错阵列的布局的BAA的孔径，其中，电子束覆盖所有阵列。
图26图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(在水平线中的断裂)或者过孔(填充的框)的多条大型线(右)的BAA的三束交错孔径阵列(左)，其中，通过箭头示出了扫描方向。
图27图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(在水平线中的断裂)或者过孔(填充的框)的多条中型线(右)的BAA的三束交错孔径阵列(左)，其中，通过箭头示出了扫描方向。
图28图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(在水平线中的断裂)或者过孔(填充的框)的多条小型线(右)的BAA的三束交错孔径阵列(左)，其中，通过箭头示出了扫描方向。
图29A图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(在水平线中的断裂)或者过孔(填充的框)的多条不同尺寸的线(右)的BAA的三束交错孔径阵列(左)，其中，通过箭头示出了扫描方向。
图29B图示了根据本发明的实施例的在基于图29A中示出的类型的金属线布局的集成电路中的金属化层叠置体的截面图。
图30图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(在水平线中的断裂)或者过孔(填充的框)的多条不同尺寸的线(右)的BAA的三束交错孔径阵列(左)，其中，通过箭头示出了扫描方向。
图31图示了根据本发明的实施例的不同间距的三组线，在每条线上具有叠覆的对应孔径。
图32图示了根据本发明的实施例的包括一条非常大型的线的多条不同尺寸的线(右)、和在公共网格上的束孔径阵列垂直间距布局(三个阵列)。
图33图示了根据本发明的实施例的多条不同尺寸的线(右)、和通用切割器间距阵列(左)。
图34演示了根据本发明的实施例的参照两条线(右)的用于通用切割器(左)的2*EPE规则。
图35图示了根据本发明的实施例的前一层金属化结构的平面图和对应的截面图。
图36A图示了根据本发明的实施例的具有鳍状物的非平面半导体器件的截面图。
图36B图示了根据本发明的实施例的沿着图36A的半导体器件的a-a’轴截取的平面图。
图37图示了根据本发明的一种实施方式的计算装置。
图38图示了根据本发明的实施例的示例性计算机系统的框图。
图39是实施本发明的一个或多个实施例的内插器。
图40是根据本发明的实施例构建的计算装置。
具体实施方式
描述了适用于互补式电子束光刻(CEBL)的光刻设备和涉及互补式电子束光刻(CEBL)的方法。在下面的描述中，阐述了许多具体细节，诸如具体工具、集成和材料状况，以提供对本发明的实施例的透彻理解。对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，未对诸如单或者双镶嵌处理等公知特征进行详细描述，以便不会不必要地使本发明的实施例难以理解。此外，要明白，在附图中示出的各种实施例是说明性表示，并且不一定按比例绘制。在一些情况下，将以最有助于理解本发明的方式来将各种操作依次描述为多个离散操作，然而，不应该将描述的顺序解释为暗示这些操作必须依赖顺序。特别地，不需要按照呈现的顺序来执行这些操作。
本文描述的一个或多个实施例涉及光刻方法和工具，该光刻方法和工具涉及或者适用于互补式电子束光刻(CEBL)，包括在实施这种方法和工具时的半导体处理考虑。
互补式光刻利用两种光刻技术的优势(互相合作)来在大批量制造(HVM)时降低以20nm半间距及以下的间距对逻辑器件中的临界层进行图案化的成本。实施互补式光刻的最具成本效益的方法是结合光学光刻与电子束光刻(EBL)。将集成电路(IC)设计转移至晶片的工艺包括以下工艺：光学光刻，用于按照预定义间距印刷单向线(严格单向或者主要是单向)；间距分割技术，用于增加线密度；以及EBL，用于“切割”线。EBL还用于对其它临界层进行图案化，特别是接触部和过孔孔洞。光学光刻可以单独使用以对其它层进行图案化。当用于补充光学光刻时，EBL被称为CEBL、或者互补式EBL。CEBL涉及切割线和孔洞。通过不试图对所有层进行图案化，CEBL在满足先进(较小)技术节点(例如，10nm或者更小，诸如7nm或5nm技术节点)处的工业的图案化需求中起着互补但至关重要的作用。CEBL还扩展了对当前光学光刻技术、工具和基础设施的使用。
如上面提到的，在使用EBL切割这种线之前，可以使用间距分割技术来增加线密度。在第一示例中，可以实施间距减半以使制造的格栅结构的线密度加倍。图1A图示了形成在层间电介质(ILD)层上的硬掩模材料层的在沉积之后(但在图案化之前)的起始结构的截面图。图1B图示了在通过间距减半对硬掩模层进行图案化之后的图1A的结构的截面图。
参照图1A，起始结构100具有形成在层间电介质(ILD)层102上的硬掩模材料层104。图案化的掩模106设置在硬掩模材料层104上方。图案化的掩模106具有沿着其特征(线)的侧壁形成在硬掩模材料层104上的间隔体108。
参照图1B，用间距减半方法对硬掩模材料层104进行图案化。具体地，首先去除图案化的掩模106。间隔体108的所得图案具有掩模106的密度的两倍，或者其间距或者特征的一半。如在图1B中描绘的，例如，通过蚀刻工艺将间隔体108的图案转移至硬掩模材料层104以形成图案化的硬掩模110。在一个这种实施例中，图案化的硬掩模110形成有具有单向线的格栅图案。图案化的硬掩模110的格栅图案可以是紧凑间距格栅结构。例如，可能无法通过常规光刻技术来直接实现紧凑间距。更进一步地，虽然未示出，但是可以通过第二轮间隔体掩模图案化来将原始间距四等分。因此，图1B的图案化的硬掩模110的格栅状图案可以具有以恒定间距间隔开并且相对于彼此具有恒定宽度的硬掩模线。获得的尺寸可以远小于采用的光刻技术的临界尺寸。
因此，作为CEBL集成方案的第一部分，可以使用光刻和蚀刻处理对均厚膜进行图案化，该光刻和蚀刻处理可以涉及例如基于间隔体的双倍图案化(SBDP)或者间距减半、或者基于间隔体的四倍图案化(SBQP)或者间距四等分。要了解，还可以实施其它间距分割方法。
例如，图2图示了在涉及以因数六进行间距分割的基于间隔体的六倍图案化(SBSP)处理方案中的截面图。参照图2，在操作(a)，在光刻、减薄和蚀刻处理之后，示出了牺牲图案X。在操作(b)，在沉积和蚀刻之后，示出了间隔体A和B。在操作(c)，在去除间隔体A之后，示出了操作(b)的图案。在操作(d)，在沉积间隔体C之后，示出了操作(c)的图案。在操作(e)，在蚀刻间隔体C之后，示出了操作(d)的图案。在操作(f)，在去除牺牲图案X并去除间隔体B之后，获得了间距/6图案。
在另一示例中，图3图示了在涉及以因数9进行间距分割的基于间隔体的九倍图案化(SBNP)处理方案中的截面图。参照图3，在操作(a)，在光刻、减薄和蚀刻处理之后，示出了牺牲图案X。在操作(b)，在沉积和蚀刻之后，示出了间隔体A和B。在操作(c)，在去除间隔体A之后，示出了操作(b)的图案。在操作(d)，在沉积并蚀刻间隔体C和D之后，示出了操作(c)的图案。在操作(e)，在去除间隔体C之后，获得了间距/9图案。
在任何情况下，在实施例中，如本文描述的互补式光刻涉及首先通过常规或者现有技术的光刻(诸如193nm浸没式光刻(193i))来制造网格化布局。可以实施间距分割以将网格化布局中的线的密度增加因数n。可以将利用193i光刻加上以因数n进行间距分割来形成网格化布局指定为193i+P/n间距分割。如下面更详细描述的，然后可以使用电子束直接写入(EBDW)“切割”来对经间距分割的网格化布局进行图案化。在一个这种实施例中，可以利用成本高效的间距分割来将193nm浸没式缩放扩展到许多代。互补式EBL用于打断格栅连续性并对过孔进行图案化。
更具体地，本文描述的实施例涉及在制造集成电路期间对特征进行图案化。在一个实施例中，CEBL用于对开口进行图案化以形成过孔。过孔是用于将过孔上方的金属线电连接至过孔下方的金属线的金属结构。在另一实施例中，CEBL用于沿着金属线形成非导电间隔或者中断。常规上，由于工艺涉及去除或者切除金属线的部分，因此这种中断已经被称为“切口”。然而，在镶嵌方法中，中断可以被称为“插塞”，其是沿着金属线轨迹的区域，这些区域在制造方案的任何阶段实际上都不是金属，而是在其中不能形成金属的保留区。然而，在任一情况下，术语“切口”或“插塞”可以互换地使用。过孔开口和金属线切口或插塞形成通常被称为集成电路的后段(BEOL)处理。在另一实施例中，CEBL用于前段(FEOL)处理。例如，可以使用本文描述的CEBL技术来执行有源区尺寸(诸如鳍状物尺寸)和/或相关联的栅极结构的缩放。
如上所述，可以将电子束(ebeam)光刻实施为补充标准光刻技术，以获得对用于集成电路制造的特征的期望的缩放。电子束光刻工具可以用于执行电子束光刻。在示例性实施例中，图4是电子束光刻设备的电子束列的横截面示意图示。
参照图4，电子束列400包括用于提供电子束404的电子源402。电子束404穿过限制孔径406并且，随后，穿过高高宽比照明光学装置408。出射束410然后穿过狭缝412，并且可以由例如可以是磁性的薄透镜414控制。最后，束404穿过成形孔径416(该成形孔径416可以是一维(1-D)成形孔径)，并且然后穿过消隐器(blanker)孔径阵列(BAA)418。BAA 418中包括多个物理孔径，诸如形成在硅薄片中的开口。可能的情况是，在给定时间，仅BAA 418的一部分暴露于电子束。替代地，或者结合地，仅允许电子束404的穿过BAA 418的部分420穿过最终孔径422(例如，束部分421被示为被阻挡)并且可能穿过台反馈偏转器424。
再次参照图4，所得电子束426最终作为点428撞击在晶片(诸如用于IC制造的硅晶片)430的表面上。具体地，所得电子束可以撞击在晶片上的光致抗蚀剂层上，但是实施例不限于此。台扫描432沿着图4中所示的箭头434的方向相对于束426移动晶片430。要了解，电子束工具从整体上可以包括图4中描绘的类型的若干列400。同样，如在下面的一些实施例中描述的，电子束工具可以具有相关联的基础计算机，并且每个列可以进一步具有对应的列计算机。
现有技术电子束光刻的一个缺点是其不适用于先进集成电路制造的大批量制造(HVM)环境。已经证明了现今的电子束工具和相关联的方法对于HVM晶片处理的吞吐量要求来说太慢。本文描述的实施例涉及使得能够在HVM环境中使用EBL。具体地，本文描述的许多实施例使得能够提高在EBL工具中的吞吐量，以允许在HVM环境中使用EBL。
下面描述的是可以改进EBL使其超过其当前能力的实施例的七个不同方面。要了解，虽然分解为实施例的七个不同方面，但是下面描述的实施例可以独立使用或者按照任何合适的组合使用，以实现针对HVM环境的EBL吞吐量的改进。如下面更详细描述的，在第一方面中，解决了经受电子束图案化的晶片在电子束工具上的对准考虑。在第二方面中，描述了用于电子束工具简化的数据压缩或者数据减少。在第三方面中，描述了用于集成电路布局的均匀金属或者其它格栅图案密度的区的实施。在第四方面中，描述了用于电子束工具的交错消隐器孔径阵列(BAA)。在第五方面中，描述了用于电子束工具的三束孔径阵列。在第六方面中，描述了用于电子束工具的非通用切割器。在第七方面中，描述了用于电子束工具的通用切割器。
针对所有方面，在实施例中，当下面提到消隐器孔径阵列(BAA)中的开口或孔径时，在晶片/管芯沿着晶片行进或者扫描方向在下方移动时，可以将BAA的所有或一些开口或孔径切换为断开或者“闭合”(例如，通过束偏转)。在一个实施例中，可以关于每个开口是否使电子束穿过到达样本或者将束偏转到例如法拉第杯或者消隐孔径中来独立地控制BAA。可以将包括这种BAA的电子束列或设备构建为将整个束覆盖范围偏转至仅BAA的一部分，并且然后将BAA中的个体开口电配置为使电子束通过(“开”)或者不通过(“关”)。例如，未偏转的电子穿过到达晶片并且暴露抗蚀剂层，同时在法拉第杯或者消隐孔径中捕获偏转的电子。要了解，由于物理开口实质上大于(例如，微米级)最终由BAA生成的点尺寸(例如，纳米级)，因此对“开口”或“开口高度”的引用是指撞击在接收晶片上的点尺寸，而不是BAA中的物理开口。因此，当在本文中被描述为BAA的间距或者BAA中的开口的列被说成与金属线的间距“对应”时，这种描述实际上是指由BAA生成的撞击点的间距与被切割的线的间距之间的关系。作为下面提供的示例，由BAA 2110生成的点具有与线2100的间距相同的间距(当一起考虑BAA开口的两个列时)。同时，由BAA 2110的交错阵列的仅一个列生成的点具有线2100的间距的两倍的间距。
对于所有方面，还要了解，在一些实施例中，除了结合图4描述的特征之外，如上描述的电子束列还可以包括其它特征。例如，在实施例中，样本台可以旋转90度以适应可以彼此正交地印刷的交替金属化层(例如，在X和Y扫描方向之间旋转)。在另一实施例中，电子束工具能够在将晶片加载到台上之前将晶片旋转90度。下面结合图24A至图24C对其它附加实施例进行了描述。
在本发明的实施例的第一方面中，解决了经受电子束图案化的晶片在电子束工具上的对准考虑。
当通过成像工具(例如，光学扫描仪)对层进行图案化时，可以实施下面描述的方法以克服来自层至层物理叠覆的边缘放置误差(EPE)的过度贡献。在实施例中，下面描述的方法适用于成像工具，该成像工具在其它情况下使用晶片坐标系统标记(即，对准标记)的预选取样来估计由有关经处理的晶片的平面内网格变形参数所引起的晶片处理。采集的对准信息(例如，取样的晶片平面内网格变形)通常被拟合为预定义顺序多项式。然后，拟合通常用作变形的网格的表示，以调整各种扫描仪印刷参数并且实现在下伏层与所印刷的层之间的最佳可能叠覆。
相反，在实施例中，使用电子束来进行图案化允许在包含下伏层特征的图案上的任何点处(而不仅仅是在每个管芯上)的写入期间采集对准信息(“运行中对准”)。例如，电子检测器放置在电子束列底部，以从对准标记或者其它下伏图案化特征采集背向散射的电子。直线向前线性模型允许在电子束列写入(并且检测器检测)时在每个管芯内数百次采集这种信息，而台在管芯曝光期间在列下方扫描。在一个这种实施例中，不需要拟合多项式和估计更高阶的复杂校正参数。相反，可以仅使用简单的线性校正。
在实施例中，实际上，可以并将针对图案化在划线中以及管芯的有源区域内的前一层上的对准标记来寄存电子束的多(数百)个位置。可以使用单元的下降来执行寄存，该单元通常是为了对要暴露的层图案的图案化特性进行表征而不损失COO(所有权成本)的工具吞吐量而存在。
如上所述，在未实施运行中对准的情况下，替代方案是使用更高阶的多项式。然而，基于更高阶的多项式的对准用于拟合相对稀疏的对准信息(例如，仅使用要图案化的管芯位置的10-15％来采集晶片上的平面内网格变形)，而未建模的(残余)拟合误差组成最大总叠覆预测误差的约50％。采集更为密集的对准信息并且使用甚至更高阶的多项式进行拟合和图案化校正可以稍微改进叠覆，但是这将以显著的吞吐量和所有权成本损失为代价来实现。
为了提供上下文，晶片处理引发的平面内网格变形发生自多个源，包括但不限于，由于被印刷的图案下方的金属/其它层而导致的背向散射/场位移误差、由于图案写入热效应导致的晶片弯曲/局部增加的晶片扩大、以及极大地促进EPE的其它附加效应。如果不进行校正，那么在局部总图案化失准的情况下图案化晶片的可能性非常高。
图5是演示了受其对平面内网格变形(IPGD)建模的能力限制的光学扫描仪叠覆的示意图。参照图5的左手边部分502，通过晶片处理使晶片506上的管芯网格504变形。矢量指示每个管芯相对于初始定位(例如，第一层印刷)的角位移。参照图5的右手边部分510，常规步进器将在该层上采集相对稀疏的变形的网格信息，如点512表示的。因此，使用更高阶的多项式允许对相对稀疏的对准信息进行拟合。在模型拟合到从采样位置中的网格坐标信息获得的网格表示之后，针对“可接受”残差优化位置的数量。需要开销时间来收集该信息。
与图5中表示的采集到的相对稀疏的变形的网格信息相反，图6是演示了根据本发明的实施例的使用运行中对准方法的变形的网格信息的示意图。参照图6，当电子束写入每个管芯时，列底部处的检测器采集关于下伏层的位置坐标的信息。可以通过在没有或最小的开销时间增加或吞吐量损失下在晶片上各处的实时台位置控制来执行对写入位置的必要调整。具体地，图6图示了与图5中提供的相同的图示602。放大的示例性管芯区604图示了管芯区604内的扫描方向606。
在本发明的实施例的第二方面中，描述了用于电子束工具简化的数据压缩或者数据减少。
本文描述的方法涉及限制数据以允许对数据进行大规模压缩、减少数据路径并且最终提供更简单的电子束写入工具。更具体地，描述的实施例能够显著减少必须传输至电子束工具的电子束列的数据量。提供了一种实用的方法，以允许将足够量的数据写入列域并针对域边缘放置误差调整列域，同时保持处于物理硬件的电带气宽限制内。在不实施这种实施例的情况下，所需的带宽是现今的电子器件可能达到的大约100倍。在实施例中，可以实施本文描述的数据减少或者压缩方法以实质上增加EBL工具的吞吐能力。通过增加吞吐能力，可以更容易地在HVM环境中采用EBL，诸如在集成电路制造环境中采用。
图7提供了根据本发明的实施例的样本计算，其示出了与5％密度的过孔图案相比较，要被转移以在300mm的晶片上以50％密度对一般/常规布局进行图案化的信息。参照图7，要被转移的信息是根据方程(A)。信息转移是根据方程(B)，其中，由于边缘放置误差(EPE)不确定性(Ap)导致的信息损失是最小的解析特征，并且ΔPV等于2EPE。假设AP的EBDW工具分辨率等于10nm并且EPE等于2.5nm，那么在1m2(假设50％的图案密度)中通过这种通用成像系统转移的信息量将根据方程(C)。300mm晶片的面积为706cm2，其为0.0706m2。相应地，为了在300mm晶片上以50％的密度对一般布局进行图案化，需要转移的字节数是根据方程(D)。结果是6分钟内要转移70TB，假设对于194.4GB/s的传输速率的10wph TPT。根据本发明的实施例，被设计为以大约10％的图案密度印刷过孔(和/或切口)的EBDW工具将相应地要求以例如实际40GB/s的转移速率转移较少的信息。在特定实施例中，EBDW工具被设计为以大约5％的图案密度来印刷过孔(和/或切口)，并且相应地要求以例如实际20GB/s的转移速率转移较少的信息。
再次参照图7，信息转移被减少到相对(整数化的)距离，而不是转移绝对的64位坐标。相对于50％密度的一般布局图案，通过使用电子束工具来以小于约10％的密度，甚至低至5％的密度来仅对过孔进行图案化，例如，可以实现数据转移量从6分钟内的70+TB减少到6分钟小于7TB，从而允许电子束设备实现大批量生产所需要的制造吞吐量。
在实施例中，针对数据减少，实施以下四种方法中的一种或多种：(1)简化用于过孔和切口的所有设计规则，以减少过孔可以占据、以及线切口的开始和停止有可能所在的位置的数量；(2)切口开始和停止的放置、以及过孔之间的距离的加密被加密为n*min距离(这消除了对发送切口的每个开始和停止位置、以及过孔位置的64位地址的需要)；(3)对于工具中的每个列，仅将制造落入晶片的该截面内的切口和过孔所需的数据转发至列计算机(每个列以如部分2中加密的形式仅接收所需的数据，)；和/或(4)对于工具中的每个列，被传送的区域在顶部、底部增加了n条线并且允许x倍的附加宽度(因此，相关联的列计算机可以针对晶片温度和对准的变化在运行中进行调整，而不必传送整个晶片数据)。在实施例中，一种或多种这种数据减少方法的实施使得能够至少在一定程度上简化电子束工具。例如，可以简化或者甚至完全消除通常与多列电子束工具中的单个专用列相关联的专用计算机或处理器。即，可以简化配备有板上专用逻辑能力的单列，以将逻辑能力移动至板下或者减少至电子束工具的每个个体列所需的板上逻辑能力的量。
参照上面的方法(1)，图8图示了根据本发明的实施例的用于过孔、和切口开始/停止的简化的设计规则位置的网格化布局方法。水平网格800包括线位置的规则布置，其中，实线802表示实际线，并且虚线804表示未占用的线位置。该技术的关键在于过孔(填充的框806)在规则网格(示出为在图8中的垂直网格808)上，并且以与位于过孔下面的金属线(具有实线轮廓的水平矩形)平行的扫描方向810被印刷。针对该设计系统的要求是，过孔位置806仅形成为与垂直网格808对准。
针对切口，切口被制成具有比过孔网格更细的网格。图9图示了根据本发明的实施例的切口的可容许放置。参照图9，线902的阵列具有根据网格906被定位在其中的过孔904。切口(例如，标记的切口908、910和912)的可容许放置由垂直虚线914指示，其中，过孔位置是连续的，如垂直实线906。切口总是精确地在网格914上开始和停止，这是减少从基础计算机向下转移至列计算机的数据量的关键。然而，要了解，垂直虚线914的位置看似为规则网格，但这并非必要。相反，以过孔切口线为中心的线对相对于过孔位置为已知距离-xn和+xn。过孔位置是沿着切口方向每m个单元隔开的规则网格。
参照上面的方法(2)，切口和过孔的基于距离的加密可以用于消除对发送64位完整地址的需要。例如，不是发送x和y位置的绝对64位(或128位)地址，而是对沿着行进方向从左边缘(针对在向右移动的方向上印刷的晶片线)或者从右边缘(针对在向左移动的方向上印刷的晶片线)开始的距离进行加密。以过孔线为中心的线对相对于过孔位置为已知距离-xn和+xn，并且过孔位置是沿着切口方向每m个单元隔开的规则网格。因此，可以将任何过孔印刷位置加密为从零到被编号的过孔位置(间隔开m个单元)的距离。这显著减少了必须转移的定位数据的量。
可以通过向机器提供过孔的从前一过孔开始的相对计数来进一步减少信息量。图10图示了根据本发明的实施例的在线A与线B之中的过孔布局。参照图10，示出的两条线可以减少到如下：线A：间隔+1、+4、+1、+2的过孔1002；线B：间隔+9的过孔1004。过孔1002/1004的间隔是根据网格1006。要了解，可以进一步执行最可能项的分配的额外通信理论以减少数据空间。即使如此，即使忽略这种进一步的减少，使用直接向前压缩产生了极好的改进，以将64位位置的4个过孔减少至仅屈指可数的位。
类似地，可以减少切口的开始和停止，以消除对发送每个切口的位置信息的64位(或128位)的需要。如同光开关，开始切口意味着下一个数据点为切口的终点，并且类似地，下一个位置为下一个切口的开始。由于已知切口结束于在行进方向上离过孔位置+xn处(并且类似地开始于-xn)，这取决于切口开始/停止，因此可以对过孔位置进行编码，并且可以指示局部列计算机重新应用从过孔位置的偏移。图11图示了根据本发明的实施例的在线A-E之中的切口布局。参照图11，通过发送绝对64(或128)位位置的实质性减少导致：与前一切口的间隔：A：+5(示出为间隔1102)、+1；B：x<无切口>(无论x被加密为何—没有针对距离的切口)；C：+1(左方切口的停止点)、+4(与切口1102的开始垂直对准的大切口的开始)+3(大切口的终点)；D：+3、+4；E：+3、+2、+1、+4。
参照上面的方法(3)，针对每个列，将针对切口和过孔传送的数据限制为仅落入给定列下的晶片域所需的数据。在示例中，图12图示了根据本发明的实施例的在其上具有多个管芯位置1202的晶片1200和表示单个列的晶片域的叠覆的虚线框1204。参照图12，传送至局部列计算机的数据局限于仅在框1204的虚线中所示的印刷区中出现的线。
参照上面的方法(4)，由于对晶片弯曲、加热、和角度θ的夹具失准的校正必须在运行中完成，因此，传送至列计算机的实际区是在顶部和底部较大的几条线、以及至左侧和右侧的附加数据。图13图示了在其上具有多个管芯位置1302的晶片1300和单个列的叠覆的实际目标晶片域1304。如在图13中示出的，根据本发明的实施例提供了增加的周边区域1306以引起运行中校正。参照图13，尽管增加的周边区域1306稍微增加了传送至列计算机的数据量，其还允许列印刷以通过允许列在其正常区外部进行印刷来对由于许多问题导致的晶片失准进行校正。这种问题可以包括晶片对准问题或者局部加热问题等。
图14演示了根据本发明的实施例的待印刷区域(内部暗，细虚线框1402)相对于原始目标区域(内部亮，粗虚线框1304)的若干度数的晶片旋转的效果。参照图14，列计算机能够使用附加的传送数据来进行必要的印刷改变，而不需要机器上的复杂旋转夹具(其会限制印刷的速度)。
在本发明的实施例的第三方面中，对用于集成电路布局的均匀金属或者其它格栅图案密度的区的实施进行了描述。
在实施例中，为了改进电子束设备的吞吐量，简化了互连层的设计规则，以使能可以用于管芯上的逻辑、SRAM、和模拟/IO区的固定间距集。在一个这种实施例中，金属布局进一步要求导线是单向的，在端部上无凹凸、正交方向的导线、或者钩状物，如当前在常规非电子束光刻工艺中使能过孔着陆所使用的。
在特定实施例中，在每个金属化层内容许三个不同导线宽度的单向导线。精确地切割导线中的间隙，并且至过孔的所有间隙自对准至最大允许尺寸。后者是将过孔电阻最小化以实现极细间距布线的优点。本文描述的方法容许利用相对于现有电子束解决方案实现多个数量级的改进的电子束的高效电子束线切口和过孔印刷。
图15图示了根据本发明的实施例的被表示为叠覆在前一金属化层中的垂直金属线1504上面的水平金属线1502的平面图。参照图15，容许三个不同间距/宽度1506、1508和1510的导线。如图所示，可以将不同的线类型分别分离到芯片区1512、1514和1516中。要了解，这些区通常比示出的大，但是按比例绘制会使得有关导线的细节相对较小。可以首先使用常规光刻技术来制造同一层上的这种区。
在本文的实施例中描述的进步容许精确的导线修整和层之间的完全自对准的过孔。要了解，修整根据需要发生，而不需要如在当前基于光刻的工艺中所需的修整-修整(插塞)规则。此外，在实施例中，过孔-过孔规则被显著地去除。示出的密度和关系的过孔将难以或不可能使用支持当前光学邻近校正(OPC)的光刻能力来印刷。类似地，通过使用该技术，去除了会妨碍示出的切口中的一些切口的插塞/切口规则。这样，互连/过孔层对电路的设计的限制较少。
再次参照图15，在垂直方向上，不同间距和宽度的导线不重叠，即，每个区在垂直方向上分离。相反，图16图示了根据本发明的实施例的被表示为叠覆在前一金属化层中的垂直金属线1604上面的水平金属线1602的平面图，其中，不同宽度/间距的金属线在垂直方向上重叠。例如，线对1606在垂直方向上重叠，并且线对1608在垂直方向上重叠。再次参照图16，区可以完全重叠。所有三种尺寸的导线可以是相互交叉的(如果通过线制造方法来使能)，而切口和过孔继续通过通用切割器来完全使能，如下面结合本发明的实施例的另一方面描述的。
为了提供上下文，图17图示了被表示为叠覆在前一金属化层中的重叠垂直金属线上面的常规金属线1702的平面图。参照图17，与图15和图16的布局相反，常规地使用双向导线。这种布线以如下形式添加正交布线：长正交导线、用于改变线路的轨迹间的短凹凸、以及用于放置过孔的在导线端部处的“钩状物”(从而使得线拉回不侵占过孔)。图17中的X位置处示出了这种构造的示例。可以论证，允许这种正交构造提供了一些小密度优点(特别是在上部X处的轨迹凹凸)，但是这些显著地增加了设计规则复杂度/设计规则检查，并且妨碍了诸如电子束方法等工具实现所需的吞吐量。再次参照图17，要了解，常规OPC/光刻将妨碍实际制造在左手边上示出的一些过孔。
在本发明的实施例的第四方面中，对用于电子束工具的交错消隐器孔径阵列(BAA)进行了描述。
在实施例中，实施交错束孔径阵列以解决电子束机器的吞吐量，同时还实现最小导线间距。在没有交错的情况下，考虑边缘放置误差(EPE)意味着不能切割是导线宽度的两倍的最小间距，因为不可能在单个叠置体中进行垂直叠置。例如，图18图示了当沿着箭头1804的方向在孔径1800下方对线进行扫描时，相对于待切割或者要在目标位置中放置过孔的线1802的BAA的孔径1800。参照图18，针对待切割或者待放置过孔的给定线1802，切割器开口(孔径)的EPE 1806在BAA网格中产生矩形开口，该矩形开口是线的间距。
图19图示了当沿着箭头1908的方向在孔径1900和1902下方对线进行扫描时，分别相对于待切割或要在目标位置放置过孔的两条线1904和1906的BAA的两个非交错孔径1900和1902。参照图19，当图18的矩形开口1800与其它这种矩形开口(例如，现在为1900和1902)一同放置在垂直单列中时，待切割的线的允许间距受限于：2x EPE 1910加上BAA开口1900与1902之间的距离要求1912加上一条导线1904或1906的宽度。所得间隔1914由图19的最右边的箭头示出。这种线性阵列将严格地将布线的间距限制为实质上大于导线的宽度的3-4倍，这可能是不能接受的。另一不能接受的替代方案将是：用稍微偏移的导线位置在两个(或更多)通路中切割更紧凑间距的线；该方法可能会严重限制电子束机器的吞吐量。
与图19相反，图20图示了根据本发明的实施例的当沿着方向2010在孔径2006下方对线2008进行扫描时(其中通过箭头示出了扫描方向)，相对于待切割或要在目标位置放置过孔的多条线2008的BAA 2000的交错孔径2006的两个列2002和2004。参照图19，交错的BAA2000包括两个线性阵列2002和2004，它们如示出的那样在空间上交错。两个交错阵列2002和2004切割(或者放置过孔在)交替线2008。在一个实施例中，线2008以两倍导线宽度放置在紧凑网格上。如贯穿本公开使用的，术语“交错阵列”可以指开口2006的交错，开口2006在一个方向(例如，垂直方向)上交错并且当被视为在正交方向上扫描(例如，水平方向)时不发生重叠或者具有一些重叠。在后一种情况下，有效重叠提供了失准的容限。
要了解，虽然为了简单起见，本文将交错阵列示出为两个垂直列，但是单个“列”的开口或孔径在垂直方向上不需要为柱状。例如，在实施例中，只要第一阵列在垂直方向上共同具有间距，并且在扫描方向与第一阵列交错的第二阵列在垂直方向上共同具有间距，便实现了交错阵列。因此，本文对垂直列的提及或者描绘实际上可以由一个或多个列组成，除非指定是单列的开口或孔径。在一个实施例中，在一“列”开口不是单列开口的情况下，可以利用选通脉冲定时来补偿“列”内的任何偏移。在实施例中，临界点是BAA的交错阵列的开口或孔径在第一方向上位于特定间距，但是在第二方向上发生偏移以允许它们放置切口或过孔，而切口或过孔之间在第一方向上没有任何间隙。
因此，一个或多个实施例涉及交错的束孔径阵列，其中，与不能适应EPE技术需要的一列式布置相反，开口被交错以允许满足EPE切口和/或过孔要求。相反，在没有交错的情况下，边缘放置误差(EPE)的问题意味着不能切割是导线宽度两倍的最小间距，因为不可能在单个叠置体中进行垂直叠置。反而，在实施例中，使用交错的BAA使得比对每个导线位置进行单独地电子束写入要快超过4000倍。此外，交错阵列允许导线间距是导线宽度的两倍。在特定实施例中，阵列在两个列上具有4096个交错开口，使得可以针对切口和过孔位置中的每一个做出EPE。要了解，如本文构想的交错阵列可以包括两列或者更多列的交错开口。
在实施例中，交错阵列的使用留下了空间来包括在BAA的孔径周围的金属，金属包含用于使电子束通过或者转向至晶片或者转向至法拉第杯或消隐孔径的一个或两个电极。即，可以由电极来单独控制每个开口以使电子束通过或者偏转。在一个实施例中，BAA具有4096个开口，并且电子束设备覆盖4096个开口的整个阵列，其中，对每个开口进行电控制。如粗黑色箭头所示，通过扫过开口下方的晶片来实现吞吐量提高。
在特定实施例中，交错的BAA具有两行交错的BAA开口。这种阵列容许紧凑间距导线，其中，导线间距可以是导线宽度的2倍。此外，所有导线可以在单次通过中被切割(或者过孔可以在单次通过中形成)，从而使能电子束机器的吞吐量。图21A图示了根据本发明的实施例的相对于具有使用交错的BAA来图案化的切口(在水平线中的断裂)或过孔(填充的框)的多条线(右)的BAA的两列交错孔径(左)，其中，通过箭头示出了扫描方向。
参照图21A，从单个交错阵列得到的线可以是如描绘的那样，其中，线具有单个间距，切口和过孔被图案化。具体地，图21A描绘了多条线2100或者其中不存在线的开口线位置2102。可以沿着线2100形成过孔2104和切口2106。相对于具有扫描方向2112的BAA 2110示出了线2100。因此，可以将图21A视为由单个交错阵列产生的典型图案。虚线示出了在图案化的线中出现切口的位置(包括用于去除整条线或者线部分的全部切口)。过孔位置2104是着陆在线2100顶部的图案化过孔。
在实施例中，当晶片/管芯沿着晶片行进方向2112在下面移动时，BAA2110的所有或一些开口或孔径可以被切换为断开或者“闭合”(例如，束偏转)。在实施例中，可以关于每个开口是否使电子束穿过到达样本或者将束偏转到例如法拉第杯或消隐孔径中来独立地控制BAA。可以将设备构建为将整个束覆盖范围偏转至仅BAA的一部分，并且然后BAA中的个体开口被电配置为使电子束通过(“开”)或者不通过(“关”)。要了解，由于物理开口实质上大于(例如，微米级)最终由BAA生成的点尺寸(例如，纳米级)，因此，对“开口”或“开口高度”的提及指的是撞击在接收晶片上的点尺寸，而不是指在BAA中的物理开口。因此，当在本文中被描述为BAA的间距或者BAA中的开口的列被说成与金属线的间距“对应”时，这种描述实际上指的是由BAA生成的撞击点的间距与被切割的线的间距之间的关系。作为示例，由BAA2110生成的点具有与线2100的间距相同的间距(当一起考虑BAA开口的两个列时)。同时，由BAA 2110的交错阵列中的仅一个列生成的点具有线2100的间距的两倍的间距。
还要了解，除了结合图4描述的特征之外，包括上面描述的交错的束孔径阵列(交错的BAA)的电子束列还可以包括其它特征，下面结合图24A-图24C进一步详细描述了这些特征的一些示例。例如，在实施例中，样本台可以旋转90度以适应可以彼此正交地印刷的交替金属化层(例如，在X和Y扫描方向之间旋转)。在另一实施例中，电子束工具能够在将晶片加载到台上之前将晶片旋转90度。
图21B图示了根据本发明的实施例的在基于图21A中图示的类型的金属线布局的集成电路中的金属化层2152的叠置体2150的截面图。参照图21B，在示例性实施例中，互连叠置体2150的金属截面源自用于下部八个匹配金属层2154、2156、2158、2160、2162、2164、2166和2168的单个BAA阵列。要了解，不会用单个BAA来制成上部较粗/较宽的金属线2170和2172。过孔位置2174被描绘为连接下部八个匹配金属层2154、2156、2158、2160、2162、2164、2166和2168。
在本发明的实施例的第五方面中，对用于电子束工具的三束孔径阵列进行了描述。
在实施例中，实施束孔径阵列以解决电子束机器的吞吐量，同时还实现最小导线间距。如上所述，在没有交错的情况下，边缘放置误差(EPE)的问题意味着不能切割出是导线宽度两倍的最小间距，因为不可能在单个叠置体中进行垂直叠置。下面描述的实施例扩展了交错BAA概念，以容许经由三次通过、或者通过在单次通过中同时照射/控制所有三束孔径阵列来使三个独立的间距暴露在晶片上。后一种方法对于实现最佳吞吐量可能是优选的。
在一些实施方式中，使用三个交错的束孔径阵列而不是单个束孔径阵列。三个不同阵列的间距可以是相关的(例如，10-20-30)或者是不相关的间距。可以在目标管芯上的三个独立的区中使用三个间距，或者三个间距可以在相同的局部区中同时出现。
为了提供上下文，针对每个不同的孔洞尺寸/导线间距，使用两个或更多单个阵列将需要独立的电子束设备，或者需要改变束孔径阵列。该结果将是吞吐量限制因素和/或所有权成本问题。反而，本文描述的实施例涉及具有一个以上的(例如，三个)交错阵列的BAA。在一个这种实施例中(在一个BAA上包括三个阵列的情况下)，可以在晶片上对三个不同阵列的间距进行图案化而不损失吞吐量。此外，可以将束图案转向以覆盖三个阵列中的一个。该技术的扩展可以用于通过根据需要接通和关断所有三个阵列中的消隐器孔洞来对不同间距的任何混合进行图案化。
作为示例，图22图示了根据本发明的实施例的具有三个不同交错阵列的布局的BAA 2200的孔径。参照图22，三列2202、2204和2206消隐器孔径阵列2200可以用于三个不同的线间距，以用于通过孔径2208中的全部或一些来切割或制作过孔，孔径2208在晶片/管芯沿着晶片行进方向2210在下面移动时被切换为“断开”或“闭合”(光束偏转)。在一个这种实施例中，可以在不改变装置中的BAA板的情况下对多个间距进行图案化。此外，在特定实施例中，可以同时印刷多个间距。两种技术都允许在晶片连续通过BAA下方期间印刷许多点。要了解，虽然描述的焦点在于不同间距的三个独立的列，但是实施例可以扩展至包括可以适配在设备内的任何数量的间距，例如，1个、2个、3个、4个、5个等。
在实施例中，可以关于每个开口是否使电子束通过或者将束偏转到例如法拉第杯或者消隐孔径中来独立地控制BAA。可以将设备构建为将整个束覆盖范围偏转至仅单个间距列，并且然后间距列中的个体开口被电配置为使电子束通过(“开”)或者不通过(“关”)。作为示例，图23图示了根据本发明的实施例的具有三个不同交错阵列2302、2304、2306的布局的BAA 2300的孔径2308，其中，电子束覆盖阵列中的仅一个阵列(例如，阵列2304)。在这种设备配置中，可以针对管芯上的仅包含单个间距的特定区域获得吞吐量。通过箭头2310来指示下伏晶片的行进方向。
在一个实施例中，为了在间距阵列之间进行切换，可以将偏转器添加至电子束列，以允许将电子束转向到BAA间距阵列上。作为示例，图24A包括根据本发明的实施例的具有用于使束偏移的偏转器的电子束光刻设备的电子束列的截面示意图。参照图24A，电子束列2400(诸如结合图4所描述的)包括偏转器2402。偏转器可以用于使束偏移到成形孔径中的与具有多个间距阵列的BAA 2404的适当阵列对应的适当的间距/切口行上。作为示例，图24B图示了BAA 2450的具有间距#1、切口#1(2452)、间距#2、切口#2(2454)和间距#N、切口#N(2456)的三个(或者高达n个)间距阵列。要了解，切口#n的高度不等于切口#n+m的高度。
其它特征也可以包括在电子束列2400中。例如，进一步参照图24A，在实施例中，可以将台旋转90度以适应可以彼此正交地印刷的交替金属化层(例如，在X和Y扫描方向之间旋转)。在另一实施例中，电子束工具能够在将晶片加载到台上之前将晶片旋转90度。在又一示例中，图24C图示了用于包括在电子束列上的放大狭缝2460。在图24A中示出了这种放大狭缝2460在列2400上的定位。可以包括放大狭缝2460以针对不同切口高度保持高效。要了解，可以将上面描述的特征中的一个或多个包括在单个电子束列中。
在另一实施例中，电子束完全照射BAA上的多个或者所有间距的列。在这种配置中，所有照射的BAA开口将被电控制为“断开”以使电子束通过到达管芯，或者“闭合”以防止电子束到达管芯。这种布置的优点是：任何孔的组合可以用于印刷线切口或过孔位置而不减少吞吐量。虽然结合图23和图24A-图24C描述的布置也可以用于产生类似的结果，但是将要求跨越每个间距阵列的晶片/管芯的独立通过(这将使吞吐量减少因数1/n，其中，n是BAA上的需要印刷的间距阵列的数量)。
图25图示了根据本发明的实施例的具有三个不同间距交错阵列的布局的BAA的孔径，其中，电子束覆盖所有阵列。参照图25，根据本发明的实施例的具有三个不同交错阵列2502、2504、2506的布局的BAA 2500的孔径2508，其中，电子束可以覆盖所有阵列(例如，覆盖阵列2502、2504和2506)。通过箭头2510来指示下伏晶片的行进方向。
在图23或图25的情况下，具有三个间距的开口容许创建用于三个不同的线或导线宽度的切口或过孔。然而，线必须与对应的间距阵列的孔径对准(相反，下面公开了通用切割器)。图26图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(例如，水平线中的断裂2604)或过孔(填充的框2606)的多条大型线2602的BAA的三束交错孔径阵列2600，其中，通过箭头2608示出了扫描方向。参照图26，局部区域中的所有线具有相同尺寸(在这种情况下，与BAA的右侧上的最大孔径2610对应)。因此，图26图示了由三个交错束孔径阵列中的一个产生的典型图案。虚线示出了在图案化的线中出现切口的地方。深色矩形是着陆在线/导线2602顶部的图案化过孔。在这种情况下，仅启用最大的消隐器阵列。
图27图示了根据本发明的实施例的相对于具有通过BAA来图案化的切口(例如，水平线中的断裂2704)或过孔(填充的框2706)的多条中型线2702的BAA的三束交错孔径阵列2700，其中，通过箭头2708示出了扫描方向。参照图27，在局部区中的所有线具有相同尺寸(在这种情况下，与BAA的中间的中型孔径2710对应)。因此，图27图示了由三个交错束孔径阵列中的一个产生的典型图案。虚线示出了在图案化的线中出现切口的地方。深色矩形是着陆在线/导线2702顶部的图案化过孔。在这种情况下，仅启用中等的消隐器阵列。
图28图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(例如，水平线中的断裂2804)或过孔(填充的框2806)的多条小型线2802的BAA的三束交错孔径阵列2800，其中，通过箭头2808示出了扫描方向。参照图28，在局部区中的所有线具有相同尺寸(在这种情况下，与BAA的左侧上的最小孔径2810对应)。因此，图28图示了由三个交错束孔径阵列中的一个产生的典型图案。虚线示出了在图案化的线中出现切口的地方。深色矩形是着陆在线/导线2802顶部的图案化过孔。在这种情况下，仅启用小的消隐器阵列。
在另一实施例中，可以对三个间距的组合进行图案化，其中，针对已经在这些位置中的线的孔径对准是可能的。图29A图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(例如，水平线中的断裂2904)或过孔(填充的框2906)的不同尺寸的多条线2902的BAA的三束交错孔径阵列2900，其中，通过箭头2908示出了扫描方向。参照图29A，可以在出现在三交错BAA上的固定网格2950上对多达三个不同的金属宽度进行图案化。在BAA的深色孔径2910扫描期间接通/关断BAA的深色孔径2910。浅色BAA孔径2912保持关断。因此，图29A图示了通过同时使用所有三个交错束孔径阵列产生的典型图案。虚线示出了在图案化的线中出现切口的地方。深色矩形是着陆在线/导线2902顶部上的图案化过孔。在这种情况下，小的消隐器阵列、中等的消隐器阵列和大的消隐器阵列均被启用。
图29B图示了根据本发明的实施例的在基于图29A中图示的类型的金属线布局的集成电路中的金属化层的叠置体2960的截面图。参照图29B，在示例性实施例中，互连叠置体的金属截面源自下部八个匹配层级2962、2964、2966、2968、2970、2972、2974和2976的1倍、1.5倍和3倍间距/宽度的三个BAA间距阵列。例如，在层级2962中，列出了1倍的示例性线2980、1.5倍的示例性线2982、和3倍的示例性线2984。要了解，仅针对具有从页面出来的线的那些层可以看到金属的不同宽度。不管金属宽度如何，在相同层中的所有金属的厚度都相同。要了解，将不会用相同的三间距BAA来制作上部较厚/较宽的金属。
在另一实施例中，在阵列内的不同线可以改变宽度。图30图示了根据本发明的实施例的相对于具有使用BAA来图案化的切口(例如，水平线中的断裂3004)或过孔(填充的框3006)的不同尺寸的多条线3002的BAA的三束交错孔径阵列3000，其中，通过箭头3008示出了扫描方向。参照图30，来自线3002的阵列底部的第三水平线3050在与窄线3054相同的网格线3056上具有宽线3052。用于在不同尺寸的线中切割或制作过孔的对应的不同尺寸但水平对准的孔径3060和3062被突出显示并且在水平上以两条线3052和3054为中心。因此，图30图示了具有在图案化期间以及在不同区内改变线宽度的额外可能性的场景。
在本发明的实施例的第六方面中，对用于电子束工具的非通用切割器进行了描述。
在实施例中，可以在同一区中切割出导线的多个间距。在特定实施方式中，高吞吐量电子束处理用于限定具有两个BAA阵列的切口，每个BAA阵列具有等于预定值的开口高度。作为说明性示例，假如切口/插塞轨迹放置在网格上，那么N(20nm-最小布局间距)和M(30nm)可以切割出具有最小间距/4(N/4)的所需EPE容限的多重间距布局(N[20]、M[30]、N*2[40]、N*3或者M*2[60]、N*4[80]、M*3[90]nm)等。
图31图示了根据本发明的实施例的不同间距的三组线3102、3104、和3106，每条线上都具有叠覆的对应孔径3100。参照图31，示出了40nm、30nm和20nm阵列垂直间距。针对40nm间距线3102，交错BAA(例如，具有2048个开口)可用于切割线。针对30nm间距线3104，交错BAA(例如，具有2730个开口)可用于切割线。针对20nm间距线3106，交错BAA(例如，具有4096个开口)可用于切割线。在该示例性情况下，需要切割绘制在具有20nm、30nm和40nm间距的10nm步长单向网格3150上的平行线。如在图31中描绘的，BAA具有三个间距(即，三个子阵列)，并且与绘制的轨迹3160轴向对准。
假如在图31的三个子阵列中的每一个上的每个孔径具有其自己的驱动器，那么可以利用与存在于布局中的间距的数量和混合无关的工具吞吐量来执行对具有在布局上的与描绘的单向网格一致的轨迹的复杂布局的切割。结果是，可以进行多次切割、对不同宽度的多次同时切割、以及对大于任何单个间距的宽度的切割。可以将该设计称为间距不可知吞吐量。为了提供上下文，在每个间距需要多次通过晶片的情况下这种结果是不可能的。要了解，这种实施方式不限于三个BAA开口尺寸。只要在各种BAA间距之间存在共同的网格关系，就可以产生额外的组合。
此外，在实施例中，可以以多个间距同时进行多次切割，并且通过完全覆盖切割距离的不同开口的组合来适应较宽的线。例如，图32图示了根据本发明的实施例的包括一条非常大的线的多条不同尺寸的线3302、以及在公共网格3214上的束孔径阵列垂直间距布局3206(三个阵列3208、3210和3212)。由在垂直方向上添加的三个大孔径3216的组合来切割非常宽的线3204。在查看图32时要了解，导线3202被示出为由被示为虚线框(例如，与孔径3216对应的虚线框3218)的各种开口来切割。
在本发明的实施例的第七方面中，对用于电子束工具的通用切割器进行了描述。
在实施例中，通过限定切口来使能高吞吐量电子束处理，从而使得具有等于预定值的开口高度的单个(通用)BAA可以用于各种线间距/宽度。在一个这种实施例中，开口高度针对最小间距布局的一半。要了解，由于物理开口实质上大于(例如，微米级)最终由BAA生成的点尺寸(例如，纳米级)，因此，对“开口高度”的引用指的是撞击在接收晶片上的点尺寸，而不是指在BAA中的物理开口。在特定示例中，对于N＝20nm的最小布局间距，开口的高度为10nm。在这种情况下，可以切割出多重间距布局(例如，N[20]、M[30]、N*2[40]、N*3或者M*2[60]、N*4[80]、M*3[90]nm)等。假如切口/插塞轨迹放置在预定网格上，那么可以以最小间距/4(N/4)的所需EPE容限来执行切割，其中，轨迹轴在与两个BAA开口之间的中间相符的预定的一维(ID)网格上对准。通过使最少两个开口暴露来中断每个金属轨迹邻接，以满足EPE要求＝间距/4。
在示例中，图33图示了根据本发明的实施例的多条不同尺寸的线3302、和通用切割器间距阵列3304。参照图33，在特定实施例中，具有10nm间距阵列3304的BAA用作通用切割器，阵列3304例如具有8192个开口(仅示出了其中几个)。要了解，虽然示出在公共网格3306上，但是在一个实施例中，线实际上完全不需要与网格对准。在该实施例中，通过切割器开口区分间隔。
更一般地，再次参照图33，束孔径阵列3304包括交错方形束开口3308(例如，8192个交错方形束开口)的阵列，可以将该交错方形束开口3308实施为：当沿着水平方向3310执行扫描时，通过在垂直方向上结合使用一个或多个开口来切割任何宽度的线/导线3302。唯一的限制是相邻导线是2*EPE以用于切割任何个体导线。在一个实施例中，导线由在运行中从BAA3304选择的通用切割器开口3308的组合来切割。作为示例，线3312由来自BAA 3304的三个开口3314来切割。在另一个示例中，线3316由来自BAA 3304的11个开口3318来切割。
为了与非通用切割器相比较，在图33中图示了阵列3320的分组。要了解，阵列3320的分组不存在于通用切割器中，而是被示出为用于基于阵列3320的分组来将通用切割器与非通用切割器进行比较。
为了提供上下文，其它束孔径阵列布置需要在待切割的线的中心线上特别对准的开口。反而，根据本文的实施例，通用孔径阵列技术允许在非对准的线中心线上对任何宽度的线/导线进行通用切割。此外，通过通用切割器来适应在其它情况下将通过其它技术的BAA来固定的线宽度(和间隔)的变化。因此，可以容许对针对个体电路的RC需求而特别定制的制造工艺、或者线/导线的后期改变。
要了解，只要满足间距/4的EPE覆盖要求，各种线/导线就不必在通用切割器场景中精确地对准。唯一的限制是：在线之间提供足够的空间以在具有如下以EPE/4排列的切割器的线之间具有EPE/2的距离。图34演示了根据本发明的实施例的参照两条线3402和3404的用于通用切割器3400的2*EPE规则。参照图34，顶部线的EPE 3406和底部线的EPE 3408提供与通用切割器孔洞3410的间距对应的2*EPE宽度。因此，用于开口间距的规则与两条线之间的最小间隔对应。如果距离大于该值，那么切割器将切割任何任意宽度的线。注意，最小孔洞尺寸和间距恰好等于2*线的EPE。
在实施例中，通过使用通用切割器，所得结构可以具有随机的导线宽度并且可以放置在电子束产生的半导体样本中。然而，仍然将随机布局描述为单向的，因为在该方法中没有制造正交线或者钩状物。可以实施通用切割器来切割出许多不同的间距和宽度，例如，都可以通过在用于切口和过孔的电子束图案化之前进行图案化来制造。作为比较，上述交错阵列和三交错阵列BAA与间距的固定位置相关联。
更一般地，参照本发明的实施例的上述方面的全部，要了解，可以在衬底上方制造具有带有线切口(或插塞)的线并且具有相关联的过孔的金属化层可以制造在衬底上方，并且在一个实施例中，可以制造在前一金属化层上方。作为示例，图35图示了根据本发明的实施例的前一层金属化结构的平面图和对应的截面图。参照图35，起始结构3500包括金属线3502和层间电介质(ILD)线3504的图案。如在图35中描绘的，可以将起始结构3500图案化为具有以恒定间距隔开并且具有恒定宽度的金属线的格栅状图案。虽然未示出，线3502可以在沿着线的各个位置处具有中断(即，切口或插塞)。如上所述，例如，可以通过间距减半或间距四等分方法来制造图案。一些线可以与下伏过孔相关联，诸如在截面图中作为示例示出的线3502’。
在实施例中，图35的前一金属化结构上的金属化层的制造开始于在结构3500上方形成层间电介质(ILD)材料。然后可以在ILD层上形成硬掩模材料层。可以对硬掩模材料层进行图案化以形成与3500的线3502正交的单向线的格栅。在一个实施例中，单向硬掩模线的格栅使用常规光刻(例如，光致抗蚀剂和其它相关联的层)来制造，并且可以具有通过如上所述的间距减半、间距四等分等方法来限定的线密度。硬掩模线的格栅使下伏ILD层的格栅区暴露。正是ILD层的这些暴露部分最终被图案化以用于金属线形成、过孔形成、和插塞形成。例如，在实施例中，使用如上所述的EBL来在暴露的ILD的区中对过孔位置进行图案化。图案化可以涉及形成抗蚀剂层和通过EBL对抗蚀剂层进行图案化以提供可以被蚀刻到ILD区中的过孔开口位置。叠覆的硬掩模的线可以用于将过孔约束到仅暴露的ILD的区，通过可以有效地用作蚀刻停止的硬掩模线来适应重叠。在单独的EBL处理操作中，还可以在通过叠覆的硬掩模线来约束的ILD的暴露的区中对插塞(或切口)位置进行图案化。切口或插塞的制造有效地保留了ILD的将最终中断在其中制造的金属线的区。然后可以使用镶嵌方法来制造金属线，其中，ILD的暴露部分(在硬掩模线之间并且不受插塞保留层保护的那些部分，诸如在“切割”期间图案化的抗蚀剂层)部分地凹陷。凹陷可以进一步延伸过孔位置以从下伏金属化结构断开金属线。然后，例如，通过电镀和CMP处理来用金属填充部分凹陷的ILD区(还可以涉及填充过孔位置的工艺)，以在叠覆的硬掩模线之间提供金属线。最终可以去除硬掩模线以完成金属化结构。要了解，仅作为示例提供线切割、过孔形成、和最终的线形成的上述顺序。如本文描述的，可以使用EBL切口和过孔来适应各种处理方案。
在实施例中，如贯穿本说明书使用的，层间电介质(ILD)材料由电介质或绝缘材料的层构成或者包括电介质或绝缘材料的层。合适的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、掺杂的硅氧化物、硅的氟化氧化物、碳掺杂的硅氧化物、本领域已知的各种低k电介质材料、及其组合。可以通过诸如化学气相沉积(CVD)，物理气相沉积(PVD)、或者通过其它沉积方法等常规技术来形成层间电介质材料。
在实施例中，如同样贯穿本说明书使用的，互连材料由一种或多种金属或其它导电结构构成。一个常见的示例是使用铜线和可以包括或可以不包括在铜与周围的ILD材料之间的阻挡层的结构。如本文使用的，术语金属包括多种金属的合金、叠置体、和其它组合。例如，金属互连线可以包括阻挡层、不同金属的叠置体或者合金等。在本领域中，互连线有时也称为迹线、导线、线、金属或者简单地互连。
在实施例中，如同样贯穿本说明书使用的，硬掩模材料由不同于层间电介质材料的电介质材料构成。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或者硅的氧化物层、或者两者、或者其组合。其它合适的材料可以包括碳基材料。在另一实施例中，硬掩模材料包括金属物质。例如，硬掩模或其它叠覆的材料可以包括钛或另一金属的氮化物(例如，氮化钛)层。可以将潜在的较少量的其它材料(诸如氧)包括在这些层中的一个或多个层中。替代地，可以根据具体实施方式来使用在本领域中已知的其它硬掩模层。可以通过CVD、PVD、或者通过其它沉积方法来形成硬掩模层。
要了解，结合图35描述的层和材料通常形成在下伏半导体衬底或结构(诸如集成电路的(多个)下伏器件层)上或者上方。在实施例中，下伏半导体衬底表示用于制造集成电路的通用工件物体。半导体衬底通常包括晶片或其它硅片或者另一半导体材料。合适的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)、以及由其它半导体材料形成的类似衬底。取决于制造阶段，半导体衬底通常包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂剂、和在半导体衬底中常发现的其它材料。此外，可以在下伏较低层级互连层上制造图35中描绘的结构。
在另一实施例中，EBL切割可以用于制造半导体器件，诸如集成电路的PMOS或NMOS器件。在一个这种实施例中，EBL切割用于对最终用于形成基于鳍状物的结构或者三栅极结构的有源区的格栅进行图案化。在另一这种实施例中，EBL切割用于对最终用于制造栅极电极的栅极层(诸如多晶硅层)进行图案化。作为已完成器件的示例，图36A和图36B分别图示了根据本发明的实施例的具有多个鳍状物的非平面半导体器件的截面图和平面图(沿着截面图的a-a’轴截取)。
参照图36A，半导体结构或器件3600包括从衬底3602形成并且在隔离区3606内的非平面有源区(例如，包括突出鳍状物部分3604和子鳍状物区3605的鳍状物结构)。栅极线3608设置在非平面有源区的突出部分3604之上以及隔离区3606的一部分之上。如示出的，栅极线3608包括栅极电极3650和栅极电介质层3652。在一个实施例中，栅极线3608还可以包括电介质帽层3654。还可以从该透视图中看到栅极接触部3614和叠覆的栅极接触部过孔3616、连同叠覆的金属互连3660，所有这些都设置在层间电介质叠置体或层3670中。还可以从图36A的透视图中看出，在一个实施例中，栅极接触部3614设置在隔离区3606之上，但不在非平面有源区之上。
参照图36B，栅极线3608被示为设置在突出鳍状物部分3604之上。可以从该透视图中看到突出鳍状物部分3604的源极区和漏极区3604A和3604B。在一个实施例中，源极区和漏极区3604A和3604B是突出鳍状物部分3604的原始材料的掺杂部分。在另一实施例中，突出鳍状物部分3604的材料被去除并且例如通过外延沉积而被替换为另一半导体材料。在任一情况下，源极区和漏极区3604A和3604B可以在电介质层3606的高度以下延伸，即，延伸到子鳍状物区3605中。
在实施例中，半导体结构或器件3600是非平面器件，例如但不限于fin-FET或三栅极器件。在这种实施例中，对应的半导体沟道区由三维主体构成或者形成在三维主体中。在一个这种实施例中，栅极线3608的栅极电极叠置体围绕三维主体的至少顶表面和一对侧壁。
本文公开的实施例可以用于制造多种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造半导体存储器。此外，集成电路或其它微电子器件可以用于本领域已知的各种电子器件中。例如，在计算机系统(例如，台式计算机、膝上型计算机、服务器)、蜂窝电话、个人电子装置等中。集成电路可以与总线和系统中的其它部件耦合。例如，可以通过一个或多个总线将处理器耦合至存储器、芯片组等。可以潜在地使用本文公开的方法来制造处理器、存储器、和芯片组中的每一个。
图37图示了根据本发明的一种实施方式的计算装置3700。计算装置3700容纳板3702。板3702可以包括许多部件，包括但不限于处理器3704和至少一个通信芯片3706。处理器3704物理地和电耦合至板3702。在一些实施方式中，至少一个通信芯片3706也物理地和电耦合至板3702。在其它实施方式中，通信芯片3760是处理器3704的部分。
取决于其应用，计算装置3700可以包括可以或可以不物理地和电耦合至板3702的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储装置(例如硬盘驱动器、压缩盘(CD)、数字通用盘(DVD)等)。
通信芯片3706使能用于来往于计算装置3700的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。术语不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包括。通信芯片3706可以实施许多无线标准或协议中的任何一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及更高代的任何其它无线协议。计算装置3700可以包括多个通信芯片3706。例如，第一通信芯片3706可以专用于诸如Wi-Fi和蓝牙等较短距离的无线通信，并且第二通信芯片3706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它等较长距离的无线通信。
计算装置3700的处理器3704包括封装在处理器3704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施方式的使用CEBL制造的一个或多个结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何装置或者装置的部分。
通信芯片3706也包括封装在通信芯片3706内的集成电路管芯。根据本发明的实施例的另一实施方式，通信芯片的集成电路管芯包括根据本发明的实施方式的使用CEBL制造的一个或多个结构。
在其它实施方式中，容纳在计算装置3700内的另一部件可以包含集成电路管芯，其包括根据本发明的实施例的实施方式的使用CEBL制造的一个或多个结构。
在各种实施方式中，计算装置3700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或者数字视频录像机。在其它实施方式中，计算装置3700可以是处理数据的任何其它电子装置。
可以将本发明的实施例提供为计算机程序产品或软件，其可以包括具有存储在其上的指令的机器可读介质，该指令可以用于对计算机系统(或者其它电子装置)进行编程以执行根据本发明的实施例的过程。在一个实施例中，计算机系统与诸如结合图4和/或图24A-24C描述的电子束工具耦合。机器可读介质包括用于以机器(例如，计算机)可读的形式存储或发送信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读存储介质(例如，只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光学存储介质、闪速存储器装置等)、机器(例如，计算机)可读传输介质(电、光、声或者其它形式的传播信号(例如，红外信号、数字信号等))等。
图38图示了计算机系统3800的示例性形式中的机器的示意性图示，在该计算机系统3800内，可以执行用于使机器执行本文描述的任何一种或多种方法(诸如端点检测)的指令集。在替代的实施例中，机器可以连接(例如，联网)至局域网(LAN)、内联网、外联网、或者互联网中的其它机器。机器可以以客户端-服务器网络环境中的服务器或客户端机器的容量运行，或者在点对点(或者分布式)网络环境中作为对等机器运行。机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络应用、服务器、网络路由器、交换机或桥接器、或者能够执行指定由该机器采取的动作的指令集(序列或其它)的任何机器。此外，虽然只图示了单个机器，但是术语“机器”也应理解为包括单独地或者联合地执行指令集(或多个指令集)以执行本文描述的方法中的任何一种或多种的机器(例如，计算机)的任何集合。
示例性计算机系统3800包括处理器3802、主存储器3804(例如，只读存储器(ROM)、闪速存储器、诸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等动态随机存取存储器(DRAM)等)、静态存储器3806(例如，闪速存储器、静态随机存取存储器(SRAM)等)、以及经由总线3830与彼此通信的辅助存储器3818(例如，数据存储装置)。
处理器3802表示诸如微处理器、中央处理单元等一个或多个通用处理装置。更具体地，处理器3802可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实施其它指令集的处理器、或者实施指令集的组合的处理器。处理器3802还可以是诸如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等一个或多个专用处理装置。处理器3802被配置为执行用于执行本文描述的操作的处理逻辑3826。
计算机系统3800可以进一步包括网络接口装置3808。计算机系统3800还可以包括视频显示单元3810(例如，液晶显示屏(LCD)、发光二极管显示器(LED)、或者阴极射线管(CRT))、字母数字输入装置3812(例如，键盘)、光标控制装置3814(例如，鼠标)、和信号生成装置3816(例如，扬声器)。
辅助存储器3818可以包括在其上存储有体现了本文描述的任何一种或多种方法或功能的一个或多个指令集(例如，软件3822)的机器可访问存储介质(或者更具体地，计算机可读存储介质)3832。软件3822还可以在其由计算机系统3800执行期间完全地或者至少部分地驻留在主存储器3804内和/或处理器3802内，主存储器3804和处理器3802还构成计算机可读存储介质。可以经由网络接口装置3808来通过网络3820进一步发送或者接收软件3822。
虽然在示例性实施例中将机器可访问存储介质3832示出为单种介质，但是术语“机器可读存储介质”应被理解为包括存储一个或多个指令集的单种介质或多种介质(例如，集中式或者分布式数据库、和/或相关联的高速缓冲存储器和服务器)。术语“机器可读存储介质”还应被理解为包括能够对用于由机器执行并使该机器执行本发明的任何一种或多种方法的指令集进行存储或编码的任何介质。术语“机器可读存储介质”应该相应地被理解为包括但不限于固态存储器、光学介质和磁性介质。
本发明的实施例的实施方式可以在诸如半导体衬底的衬底上形成或者实施。在一种实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构来形成的结晶衬底。在其它实施方式中，可以使用可以或可以不与硅组合的替代材料来形成半导体衬底，该替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或者III-V族或IV族材料的其它组合。虽然此处对可以形成衬底的材料的几个示例进行了描述，但是可以用作可以构建半导体器件的基础的任何材料都落在本发明的精神和范围内。
可以在衬底上制造多个晶体管，诸如金属氧化物半导体场效应晶体管(MOSFET或简称MOS晶体管)。在本发明的各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管、或者两者的组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管等FinFET晶体管、和诸如纳米带和纳米线晶体管等环绕或全包围栅极晶体管。虽然本文描述的实施方式可以仅图示平面晶体管，但是应该注意，还可以使用非平面晶体管来实施本发明。
每个MOS晶体管包括由至少两个层(栅极电介质层和栅极电极层)形成的栅极叠置体。栅极电介质层可以包括一个层或者层的叠置体。一个或多个层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌等元素。可以用于栅极电介质层中的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。在一些实施例中，可以在栅极电介质层上实施退火工艺以在使用高k材料时改进其质量。
栅极电极层形成在栅极电介质层上，并且根据晶体管是PMOS晶体管还是NMOS晶体管，栅极电极层可以由至少一种P型功函数金属或N型功函数金属构成。在一些实施方式中，栅极电极层可以由两个或更多金属层的叠置体构成，其中，一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。
对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、和导电金属氧化物(例如，氧化钌)。P型金属层将使得能够形成具有介于大约4.9eV和大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、和这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、和碳化铝。N型金属层将使得能够形成具有介于大约3.9eV和大约4.2eV之间的功函数的NMOS栅极电极。
在一些实施方式中，栅极电极可以由“U”形结构构成，该“U”形结构包括大体上平行于衬底表面的底部部分和大体上垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以仅是大体上平行于衬底的顶表面的平面层并且不包括大体上垂直于衬底的顶表面的侧壁部分。在本发明的其它实施方式中，栅极电极可以由U形结构和平面的非U形结构的组合构成。例如，栅极电极可以由形成在一个或多个平面的非U形层的顶上的一个或多个U形金属层构成。
在本发明的一些实施方式中，一对侧壁间隔体可以形成在支撑栅极叠置体的栅极叠置体的相对侧上。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、和氮氧化硅等材料形成。用于形成侧壁间隔体的工艺在本领域中是已知的，并且通常包括沉积和蚀刻工艺步骤。在替代的实施方式中，可以使用多个间隔体对，例如，可以在栅极叠置体的相对侧上形成两个、三个、或四个侧壁间隔体对。
如本领域熟知的，源极区和漏极区形成在与每个MOS晶体管的栅极叠置体相邻的衬底内。通常使用注入/扩散工艺或者蚀刻/沉积工艺来形成源极区和漏极区。在前一工艺中，可以将诸如硼、铝、锑、磷、或砷等掺杂剂离子注入到衬底中以形成源极区和漏极区。激活掺杂剂并且使掺杂剂进一步扩散到衬底中的退火工艺通常在离子注入工艺之后进行。在后一工艺中，可以首先对衬底进行蚀刻以在源极区和漏极区的位置处形成凹陷。然后可以实施外延沉积工艺以利用用于制造源极区和漏极区的材料来填充凹陷。在一些实施方式中，可以使用诸如硅锗或碳化硅等硅合金来制造源极区和漏极区。在一些实施方式中，可以用诸如硼、砷、或磷等掺杂剂来对外延沉积的硅合金进行原位掺杂。在其它实施例中，可以使用诸如锗或者III-V族材料或合金等一种或多种替代的半导体材料来形成源极区和漏极区。并且在其它实施例中，金属和/或金属合金的一个或多个层可以用于形成源极区和漏极区。
一个或多个层间电介质(OLD)沉积在MOS晶体管之上。可以使用已知能够应用于集成电路结构的电介质材料(诸如低k电介质材料)来形成ILD层。可以使用的电介质材料的示例包括但不限于二氧化硅(SiO2)、掺碳氧化物(CDO)、氮化硅、诸如全氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃(FSG)等有机聚合物、以及诸如倍半硅氧烷、硅氧烷、或者有机硅酸盐玻璃等有机硅酸盐。ILD层可以包括孔或气隙以进一步降低其介电常数。
图39图示了包括本发明的一个或多个实施例的内插器3900。内插器3900是用于将第一衬底3902桥接至第二衬底3904的中间衬底。第一衬底3902可以是例如集成电路管芯。第二衬底3904可以是例如存储器模块、计算机母板、或者另一集成电路管芯。一般，内插器3900的目的是将连接伸展至较宽间距或者将连接重新布线至不同的连接。例如，内插器3900可以将集成电路管芯耦合至随后可以耦合至第二衬底3904的球栅阵列(BGA)3906。在一些实施例中，第一和第二衬底3902/3904附接至内插器3900的相对侧。在其它实施例中，第一和第二衬底3902/3904附接至内插器3900的同一侧。并且在其它实施例中，三个或更多衬底通过内插器3900互连。
内插器3900可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料、或者诸如聚酰亚胺等聚合物材料形成。在其它实施方式中，内插器可以由可以包括上述的用于半导体衬底的相同材料(诸如硅、锗、及其它III-V族和IV族材料)的交替的刚性或柔性材料形成。
内插器可以包括金属互连3908和过孔3910，包括但不限于穿硅过孔(TSV)3912。内插器3900可以进一步包括嵌入式器件3914，包括无源器件和有源器件二者。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件等更复杂的器件还可以形成在内插器3900上。
根据本发明的实施例，本文公开的设备或者工艺可以用于制造内插器3900。
图40图示了根据本发明的一个实施例的计算装置4000。计算装置4000可以包括许多部件。在一个实施例中，这些部件附接至一个或多个母板。在替代的实施例中，这些部件制造在单个片上系统(SoC)管芯而不是母板上。计算装置4000中的部件包括但不限于集成电路管芯4002和至少一个通信芯片4008。在一些实施方式中，通信芯片4008被制造为集成电路管芯4002的部分。集成电路管芯4002可以包括CPU 4004以及通常用作高速缓冲存储器的管芯上存储器4006，其可以由诸如嵌入式DRAM(eDRAM)或者自旋转移矩存储器(STTM或STTM-RAM)等技术来提供。
计算装置4000可以包括可以或可以不物理地和电耦合至母板或者制造在SoC管芯内的其它部件。这些其它部件包括但不限于易失性存储器4010(例如，DRAM)、非易失性存储器4012(例如，ROM或闪存)、图形处理单元4014(GPU)、数字信号处理器4016、加密处理器4042(在硬件内执行加密算法的专用处理器)、芯片组4020、天线4022、显示器或触摸屏显示器4024、触摸屏控制器4026、电池4029或其它电源、功率放大器(未示出)、全球定位系统(GPS)装置4028、罗盘4030、运动协处理器或传感器4032(其可以包括加速度计、陀螺仪、和罗盘)、扬声器4034、照相机4036、用户输入装置4038(诸如键盘、鼠标、触控笔、和触摸板)、和大容量存储装置4040(诸如硬盘驱动器、压缩盘(CD)、数字通用盘(DVD)等)。
通信芯片4008使能用于来往于计算装置4000的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。术语不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包括。通信芯片4008可以实施许多无线标准或协议中的任何一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及更高代的任何其它无线协议。计算装置4000可以包括多个通信芯片4008。例如，第一通信芯片4008可以专用于诸如Wi-Fi和蓝牙等较短距离的无线通信，并且第二通信芯片4008可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它等较长距离的无线通信。
计算装置4000的处理器4004包括根据本发明的实施例的实施方式的使用CEBL制造的一个或多个结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何装置或者装置的部分。
通信芯片4008也可以包括根据本发明的实施例的实施方式的使用CEBL制造的一个或多个结构。
在其它实施例中，容纳在计算装置4000内的另一部件可以包含根据本发明的实施例的实施方式的使用CEBL制造的一个或多个结构。
在各种实施例中，计算装置4000可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或者数字视频录像机。在其它实施方式中，计算装置4000可以是处理数据的任何其它电子装置。
包括在摘要中描述的内容的本发明的实施例的所示出的实施方式的上述描述并非旨在是详尽的或者将本发明限制为所公开的精确形式。尽管为了例示的目的在本文中描述了本发明的具体实施方式和示例，但是如相关领域技术人员将认识到的，各种等同的修改在本发明的范围内是可能的。
鉴于以上具体实施方式，可以对本发明做出这些修改。在所附权利要求中使用的术语不应当被解释为将本发明限制为在说明书和权利要求书中公开的具体实施方式。更确切地，本发明的范围应当完全由所附权利要求来确定，所附权利要求是根据权利要求解释的所建立的原则来解释的。
在实施例中，用于电子束工具的消隐器孔径阵列(BAA)包括第一阵列，该第一阵列包括沿着第一方向并且具有第一间距的第一列开口。第二列开口沿着第一方向并且与第一列开口交错，该第二列开口具有第一间距。BAA还包括第二阵列，该第二阵列包括沿着第一方向并且具有第二间距的第三列开口。第四列开口沿着第一方向并且与第三列开口交错，该第四列开口具有第二间距。BAA还包括第三阵列，该三阵列包括沿着第一方向并且具有第三间距的第五列开口。第六列开口沿着第一方向并且与第五列开口交错，该第六列开口具有第三间距。BAA的扫描方向是沿着与第一方向正交的第二方向。
在一个实施例中，第一列开口是在第一方向上对准的第一单列开口，第二列开口是在第一方向上对准的第二单列开口，第三列开口是在第一方向上对准的第三单列开口，第四列开口是在第一方向上对准的第四单列开口，第五列开口是在第一方向上对准的第五单列开口，并且第六列开口是在第一方向上对准的第六单列开口。
在一个实施例中，第一列开口的第一间距与目标线图案的第一部分的第一间距的两倍对应，第三列开口的第二间距与目标线图案的第二部分的第二间距的两倍对应，并且第五列开口的第三间距与目标线图案的第三部分的第三间距的两倍对应，其中，目标线图案用于与第二方向平行的取向。
在一个实施例中，目标线图案的第一部分的第一间距是目标线图案的第一部分的线宽度的两倍，目标线图案的第二部分的第二间距是目标线图案的第二部分的线宽度的两倍，并且目标线图案的第三部分的第三间距是目标线图案的第三部分的线宽度的两倍。
在一个实施例中，当沿着第二方向扫描时，第一列开口中的开口不与第二列开口中的开口重叠，第三列开口中的开口不与第四列开口中的开口重叠，并且第五列开口中的开口不与第六列开口中的开口重叠。
在一个实施例中，当沿着第二方向扫描时，第一列开口中的开口与第二列开口中的开口稍微重叠，第三列开口中的开口与第四列开口中的开口稍微重叠，并且第五列开口中的开口与第六列开口中的开口稍微重叠。
在一个实施例中，第一、第二、第三、第四、第五和第六列开口是形成在薄硅片中的第一、第二、第三、第四、第五和第六列孔径。
在一个实施例中，第一、第二、第三、第四、第五和第六列孔径中的一个或多个孔径的周围具有金属。
在实施例中，一种形成半导体结构的图案的方法涉及在衬底上方形成平行线图案，该平行线图案具有：具有第一间距的第一部分、具有第二间距的第二部分、和具有第三间距的第三部分。该方法还涉及在电子束工具中对准衬底以提供与电子束工具的扫描方向平行的平行线图案。电子束工具包括具有消隐器孔径阵列(BAA)的列。BAA包括：第一阵列，该第一阵列包括沿着阵列方向的第一列开口和沿着阵列方向并且与第一列开口交错的第二列开口，第一列开口具有第一间距，并且第二列开口具有第一间距，其中，第一列开口的第一间距与平行线图案的第一部分的第一间距的两倍对应。BAA还包括：第二阵列，该第二阵列包括沿着阵列方向的第三列开口和沿着阵列方向并且与第三列开口交错的第四列开口，第三列开口具有第二间距，并且第四列开口具有第二间距，其中，第三列开口的第二间距与平行线图案的第二部分的第二间距的两倍对应。BAA还包括：第三阵列，该第三阵列包括沿着阵列方向的第五列开口和沿着阵列方向并且与第五列开口交错的第六列开口，第五列开口具有第三间距，并且第六列开口具有第三间距，其中，第五列开口的第三间距与平行线图案的第三部分的第三间距的两倍对应，并且其中，阵列方向与扫描方向正交。该方法还涉及从BAA的第一阵列、第二阵列或第三阵列中选择一个阵列。该方法还涉及在平行线图案的第一部分、第二部分或第三部分中的对应的一个中或上方形成切口或过孔图案，以通过沿着扫描方向扫描衬底来向平行线图案的第一部分、第二部分或第三部分中的对应的一个提供线断裂。
在一个实施例中，从BAA的第一阵列、第二阵列或第三阵列中选择一个阵列涉及使用电子束工具的列的偏转器。
在一个实施例中，形成平行线图案涉及使用间距减半或者间距四等分技术。
在一个实施例中，形成切口或过孔图案涉及使光致抗蚀剂材料层的区暴露。
在一个实施例中，平行线图案的第一部分的第一间距是平行线图案的第一部分的每条线的线宽度的两倍，平行线图案的第二部分的第二间距是平行线图案的第二部分的每条线的线宽度的两倍，并且平行线图案的第三部分的第三间距是平行线图案的第三部分的每条线的线宽度的两倍。
在实施例中，用于电子束工具的列包括用于提供电子束的电子源。列还包括沿着电子束的束的路径与电子源耦合的限制孔径。列还包括沿着电子束的束的路径与限制孔径耦合的高高宽比照明光学装置。列还包括沿着电子束的束的路径与高高宽比照明光学装置耦合的成形孔径。列还包括沿着电子束的束的路径与成形孔径耦合的消隐器孔径阵列(BAA)。BAA包括：第一阵列，该第一阵列包括沿着第一方向并且具有第一间距的第一列开口，并且包括沿着第一方向并且与第一列开口交错的第二列开口，该第二列开口具有第一间距。BAA还包括第二阵列，该第二阵列包括沿着第一方向并且具有第二间距的第三列开口，并且包括沿着第一方向并且与第三列开口交错的第四列开口，该第四列开口具有第二间距。BAA还包括第三阵列，该第三阵列包括沿着第一方向并且具有第三间距的第五列开口，并且包括沿着第一方向并且与第五列开口交错的第六列开口，该第六列开口具有第三间距。列还包括沿着电子束的束的路径与BAA耦合的最终孔径。列还包括用于接收电子束的样本台。样本台的扫描方向沿着与BAA的第一方向正交的第二方向。
在一个实施例中，列进一步包括用于从第一阵列、第二阵列和第三阵列中的一个进行选择的偏转器。
在一个实施例中，BAA的第一列开口的第一间距与目标线图案的第一部分的第一间距的两倍对应，BAA的第三列开口的第二间距与目标线图案的第二部分的第二间距的两倍对应，并且BAA的第五列开口的第三间距与目标线图案的第三部分的第三间距的两倍对应，其中，目标线图案用于与第二方向平行的取向。
在一个实施例中，目标线图案的第一部分的第一间距是目标线图案的第一部分的线宽度的两倍，目标线图案的第二部分的第二间距是目标线图案的第二部分的线宽度的两倍；并且目标线图案的第三部分的第三间距是目标线图案的第三部分的线宽度的两倍。
在一个实施例中，当沿着第二方向扫描样本台时，BAA的第一列开口中的开口不与第二列开口中的开口重叠，BAA的第三列开口中的开口不与第四列开口中的开口重叠，并且BAA的第五列开口中的开口不与第六列开口中的开口重叠。
在一个实施例中，当沿着第二方向扫描样本台时，BAA的第一列开口中的开口与第二列开口的开口稍微重叠，BAA的第三列开口中的开口与第四列开口中的开口稍微重叠，并且BAA的第五列开口中的开口与第六列开口中的开口稍微重叠。
在一个实施例中，BAA是设置在薄硅片中的物理孔径阵列。
在一个实施例中，第一、第二、第三、第四、第五和第六列孔径中的一个或多个孔径的周围具有金属。
在一个实施例中，金属包括用于使电子束的一部分通过或者转向至容置在列中的法拉第杯或消隐孔径的一个或多个电极。
在一个实施例中，成形孔径是一维成形孔径。
在一个实施例中，样本台能够旋转90度以适应交替的正交层图案化。

Claims (24)

1.一种用于电子束工具的消隐器孔径阵列(BAA)，所述BAA包括：
第一阵列，所述第一阵列包括沿着第一方向并且具有第一间距的第一列开口，并且包括沿着所述第一方向并且与所述第一列开口交错的第二列开口，所述第二列开口具有所述第一间距；
第二阵列，所述第二阵列包括沿着所述第一方向并且具有第二间距的第三列开口，并且包括沿着所述第一方向并且与所述第三列开口交错的第四列开口，所述第四列开口具有所述第二间距；以及
第三阵列，所述第三阵列包括沿着所述第一方向并且具有第三间距的第五列开口，并且包括沿着所述第一方向并且与所述第五列开口交错的第六列开口，所述第六列开口具有所述第三间距，其中，所述BAA的扫描方向沿着与所述第一方向正交的第二方向。
2.根据权利要求1所述的BAA，其中，所述第一列开口是在所述第一方向上对准的第一单列开口，所述第二列开口是在所述第一方向上对准的第二单列开口，所述第三列开口是在所述第一方向上对准的第三单列开口，所述第四列开口是在所述第一方向上对准的第四单列开口，所述第五列开口是在所述第一方向上对准的第五单列开口，并且所述第六列开口是在所述第一方向上对准的第六单列开口。
3.根据权利要求1所述的BAA，其中，所述第一列开口的所述第一间距与目标线图案的第一部分的第一间距的两倍对应，所述第三列开口的所述第二间距与所述目标线图案的第二部分的第二间距的两倍对应，并且所述第五列开口的所述第三间距与所述目标线图案的第三部分的第三间距的两倍对应，其中，所述目标线图案用于与所述第二方向平行的取向。
4.根据权利要求3所述的BAA，其中，所述目标线图案的所述第一部分的所述第一间距是所述目标线图案的所述第一部分的线宽度的两倍，所述目标线图案的所述第二部分的所述第二间距是所述目标线图案的所述第二部分的线宽度的两倍，并且所述目标线图案的所述第三部分的所述第三间距是所述目标线图案的所述第三部分的线宽度的两倍。
5.根据权利要求1所述的BAA，其中，当沿着所述第二方向扫描时，所述第一列开口中的开口不与所述第二列开口中的开口重叠，所述第三列开口中的开口不与所述第四列开口中的开口重叠，并且所述第五列开口中的开口不与所述第六列开口中的开口重叠。
6.根据权利要求1所述的BAA，其中，当沿着所述第二方向扫描时，所述第一列开口中的开口与所述第二列开口中的开口稍微重叠，所述第三列开口中的开口与所述第四列开口中的开口稍微重叠，并且所述第五列开口中的开口与所述第六列开口中的开口稍微重叠。
7.根据权利要求1所述的BAA，其中，所述第一列开口、所述第二列开口、所述第三列开口、所述第四列开口、所述第五列开口和所述第六列开口是形成在薄硅片中的第一列孔径、第二列孔径、第三列孔径、第四列孔径、第五列孔径和第六列孔径。
8.根据权利要求7所述的BAA，其中，所述第一列孔径、所述第二列孔径、所述第三列孔径、所述第四列孔径、所述第五列孔径和所述第六列孔径中的一个或多个孔径的周围具有金属。
9.一种形成用于半导体结构的图案的方法，所述方法包括：
在衬底上方形成平行线图案，所述平行线图案具有：具有第一间距的第一部分、具有第二间距的第二部分、以及具有第三间距的第三部分；
在电子束工具中对准所述衬底以提供与所述电子束工具的扫描方向平行的所述平行线图案，其中，所述电子束工具包括具有消隐器孔径阵列(BAA)的列，所述BAA包括：
第一阵列，所述第一阵列包括沿着阵列方向的第一列开口和沿着所述阵列方向并且与所述第一列开口交错的第二列开口，所述第一列开口具有第一间距，并且所述第二列开口具有所述第一间距，其中，所述第一列开口的所述第一间距与所述平行线图案的所述第一部分的所述第一间距的两倍对应；
第二阵列，所述第二阵列包括沿着所述阵列方向的第三列开口和沿着所述阵列方向并且与所述第三列开口交错的第四列开口，所述第三列开口具有第二间距，并且所述第四列开口具有所述第二间距，其中，所述第三列开口的所述第二间距与所述平行线图案的所述第二部分的所述第二间距的两倍对应；以及
第三阵列，所述第三阵列包括沿着所述阵列方向的第五列开口和沿着所述阵列方向并且与所述第五列开口交错的第六列开口，所述第五列开口具有第三间距，并且所述第六列开口具有所述第三间距，其中，所述第五列开口的所述第三间距与所述平行线图案的所述第三部分的所述第三间距的两倍对应，并且其中，所述阵列方向与所述扫描方向正交；
从所述BAA的所述第一阵列、所述第二阵列或所述第三阵列中选择一个阵列；以及
在所述平行线图案的所述第一部分、所述第二部分或所述第三部分中的对应的一个中或上方形成切口或过孔图案，以通过沿着所述扫描方向扫描所述衬底来向所述平行线图案的所述第一部分、所述第二部分或所述第三部分中的对应的一个提供线断裂。
10.根据权利要求9所述的方法，其中，从所述BAA的所述第一阵列、所述第二阵列或所述第三阵列中选择一个阵列包括使用所述电子束工具的所述列的偏转器。
11.根据权利要求9所述的方法，其中，形成所述平行线图案包括使用间距减半或者间距四等分技术。
12.根据权利要求9所述的方法，其中，形成所述切口或过孔图案包括使光致抗蚀剂材料层的区暴露。
13.根据权利要求9所述的方法，其中，所述平行线图案的所述第一部分的所述第一间距是所述平行线图案的所述第一部分的每条线的线宽度的两倍，所述平行线图案的所述第二部分的所述第二间距是所述平行线图案的所述第二部分的每条线的线宽度的两倍，并且所述平行线图案的所述第三部分的所述第三间距是所述平行线图案的所述第三部分的每条线的线宽度的两倍。
14.一种用于电子束工具的列，所述列包括：
用于提供电子束的电子源；
沿着所述电子束的束的路径与所述电子源耦合的限制孔径；
沿着所述电子束的束的所述路径与所述限制孔径耦合的高高宽比照明光学装置；
沿着所述电子束的束的所述路径与所述高高宽比照明光学装置耦合的成形孔径；
沿着所述电子束的束的所述路径与所述成形孔径耦合的消隐器孔径阵列(BAA)，所述BAA包括：
第一阵列，所述第一阵列包括沿着第一方向并且具有第一间距的第一列开口，并且包括沿着所述第一方向并且与所述第一列开口交错的第二列开口，所述第二列开口具有所述第一间距；
第二阵列，所述第二阵列包括沿着所述第一方向并且具有第二间距的第三列开口，并且包括沿着所述第一方向并且与所述第三列开口交错的第四列开口，所述第四列开口具有所述第二间距；以及
第三阵列，所述第三阵列包括沿着所述第一方向并且具有第三间距的第五列开口，并且包括沿着所述第一方向并且与所述第五列开口交错的第六列开口，所述第六列开口具有所述第三间距；
沿着所述电子束的束的所述路径与所述BAA耦合的最终孔径；以及
用于接收所述电子束的样本台，其中，所述样本台的扫描方向沿着与所述BAA的所述第一方向正交的第二方向。
15.根据权利要求14所述的列，其进一步包括：
用于从所述第一阵列、所述第二阵列和所述第三阵列中的一个进行选择的偏转器。
16.根据权利要求14所述的列，其中，所述BAA的所述第一列开口的所述第一间距与目标线图案的第一部分的第一间距的两倍对应，所述BAA的所述第三列开口的所述第二间距与所述目标线图案的第二部分的第二间距的两倍对应，并且所述BAA的所述第五列开口的所述第三间距与所述目标线图案的第三部分的第三间距的两倍对应，其中，所述目标线图案用于与所述第二方向平行的取向。
17.根据权利要求16所述的列，其中，所述目标线图案的所述第一部分的所述第一间距是所述目标线图案的所述第一部分的线宽度的两倍，所述目标线图案的所述第二部分的所述第二间距是所述目标线图案的所述第二部分的线宽度的两倍，并且所述目标线图案的所述第三部分的所述第三间距是所述目标线图案的所述第三部分的线宽度的两倍。
18.根据权利要求14所述的列，其中，当沿着所述第二方向扫描所述样本台时，所述BAA的所述第一列开口中的开口不与所述第二列开口中的开口重叠，所述BAA的所述第三列开口中的开口不与所述第四列开口中的开口重叠，并且所述BAA的所述第五列开口中的开口不与所述第六列开口中的开口重叠。
19.根据权利要求14所述的列，其中，当沿着所述第二方向扫描所述样本台时，所述BAA的所述第一列开口中的开口与所述第二列开口中的开口稍微重叠，所述BAA的所述第三列开口中的开口与所述第四列开口中的开口稍微重叠，并且所述BAA的所述第五列开口中的开口与所述第六列开口中的开口稍微重叠。
20.根据权利要求14所述的列，其中，所述BAA是设置在薄硅片中的物理孔径阵列。
21.根据权利要求20所述的列，其中，所述第一列孔径、所述第二列孔径、所述第三列孔径、所述第四列孔径、所述第五列孔径和所述第六列孔径中的一个或多个孔径的周围具有金属。
22.根据权利要求21所述的列，其中，所述金属包括用于使所述电子束的一部分通过或者转向至容置在所述列中的法拉第杯或消隐孔径的一个或多个电极。
23.根据权利要求14所述的列，其中，所述成形孔径是一维成形孔径。
24.根据权利要求14所述的列，其中，所述样本台能够旋转90度以适应交替的正交层图案化。
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