CN106462534A - 链路层到物理层（phy）串行接口 - Google Patents

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Abstract

公开了一种链路层到物理层(PHY)串行接口。在一方面，片上系统(SoC)集成电路(IC)包括链路层电路，并且远程IC包括通用串行总线(USB)PHY电路。具有四条或更少导线的总线连接这两个IC。链路桥与链路层电路通信并且将接收自该链路层电路的USB收发机宏蜂窝小区接口(UMTI)信令串行化为用于传输到远程IC的高速(HS)USB消息。该链路桥还从远程IC上的USBPHY电路接收HS消息。该链路桥将HS消息解串行化以提取UTMI信令并且将所提取的UTMI信令传递给该链路层电路。

Description

链路层到物理层(PHY)串行接口
优先权要求
本申请要求2014年6月16日提交并题为“USB LINK TO PHY SERIAL INTERFACE(USB链路到PHY串行接口)”的美国临时专利申请S/N.62/012,888的优先权，其内容通过引用被全部纳入于此。
本申请要求于2015年6月15日提交的题为“LINK LAYER TO PHYSICAL LAYER(PHY)SERIAL INTERFACE(链路层到物理层(PHY)串行接口)”的美国专利申请S/N.14/739,439的优先权，该申请通过援引全部纳入于此。
背景
I.公开领域
本公开的技术一般涉及链路层和物理层之间的通信。
II.背景技术
计算设备在当代社会上已变得十分普遍。这些计算设备依赖微处理器和其他集成电路(IC)。在移动计算设备(像智能电话)和静态计算设备(诸如台式计算机)二者中，存在减小此类IC的尺寸的一般趋势。随着设备尺寸减小，内部电压轨上承载的电压也减小。
虽然IC中电压轨上的电压普遍减小，但是一些IC包括要求更高信令电压的物理层(有时称作PHY)。例如，片上系统(SoC)可能具有设计成与远程外围设备(例如，存储器、鼠标、键盘或类似设备)通信的通用串行总线(USB)物理层。USB一般要求3.6伏以用于信令。若电压轨承载1.8伏，那么在该物理层仍然在IC中的情况下，则要求有倍压器。若电压轨承载1.2伏，那么在该物理层仍然在IC中的情况下，则要求有电压三倍器。此类电压倍增结构不一定是可靠的。
该电压问题的一个解决方案是将物理层移至SoC IC之外的单独的IC(例如，功率管理集成电路(PMIC))并且在这两个IC之间具有链路层到物理层桥接。然而，许多链路层到物理层协议要求多个通道或信道。例如，USB收发机宏蜂窝小区接口(UTMI)具有三十二(32)个信道，而UTMI+可以具有多达五十六(56)个的信道。正常情况下，信道要求专用电连接(例如，导线)，并且由此将USB物理层从链路层移除会要求SOC IC和PHY IC二者上有三十二个引脚。通常的SoC IC不能够将如此多的引脚专用于相对次要的接口(诸如，USB)。
已经提出了各种解决方案来解决这一问题，包括UTMI+低引脚接口(ULPI)、串行链路PHY接口(SLPI)和嵌入式USB2(eUSB)。ULPI仍要求八个或十二个引脚并且已被证实对于IC到IC通信而言在商业上是不切实际的。SLPI仅要求两个引脚，以差分模式使用。然而，SLPI定义了用于寄存器访问的四种信令方法以及用于数据传递的两种信令方法，这已经被证实是难以管理的。类似地，eUSB使用两个引脚，针对一种类型的信令，在单端模式中使用这两个引脚，并且针对另一类型的信令，在差分模式中使用这两个引脚。状态机追踪活动以确定正使用哪种模式。最终的结果是，eUSB对于寄存器访问的具有一种信令方法，对于数据传递具有两种信令方法，而对于控制信息的传递的具有两种信令方法。eUSB中的多种信令方法是繁重的。进一步，SLPI和eUSB定义了要求SoC IC中的模拟电路系统的电接口，该模拟电路系统用于诸如差分驱动器、差分接收机、差分终端和静噪检测等功能。将PHY移至SICIC的一个优点在于减小SoC IC上所要求的模拟电路设计的量。通过保持SoC IC上的模拟功能，将PHY移至SoC IC的优点并未完全实现。相应地，仍然存在对于低引脚数，简单信令方案，以允许多个IC之间的链路到PHY通信的需求。
公开概述
详细描述中所公开的诸方面包括链路层到物理层(PHY)串行接口。在示例性方面，片上系统(SoC)集成电路(IC)包括链路层电路，并且远程IC包括通用串行总线(USB)PHY电路。具有四条或更少导线的总线连接这两个IC。链路桥与链路层电路通信并且将接收自该链路层电路的USB收发机宏蜂窝小区接口(UMTI)信令串行化为用于传输到远程IC的高速(HS)消息。该链路桥还从远程IC上的USB PHY电路接收HS消息。该链路桥将HS消息解串行化以提取UTMI信令并且将所提取的UTMI信令传递给该链路层电路。通过以这种方式将UTMI信令串行化成HS消息，两个IC之间的导线的数目被最小化并且该数目可以低至单个导线。通过定义仅要求数字输入/输出(I/O)焊盘的电接口，SoC IC中要求用于USB的模拟电路系统的数量被显著降低。再进一步，通过使用HS消息来控制信息和数据，既不要求USB PH电路的状态的知识，也不要求复杂的同步方案。再进一步，使用HS消息允许相对快速的周转时间，这可以满足相对严格的等待时间要求。
就此而言，在一方面，提供了一种IC。该IC包括链路层电路。该IC还包括操作地耦合到该链路层电路的链路桥。该链路桥包括串行化器。该IC还包括操作地耦合到该链路桥的总线接口。该总线接口配置成耦合到具有四个或更少通道的总线。该串行化器配置成串行化在该链路桥处从该链路层电路接收到的UTMI信令。该链路桥配置成向该总线接口传递经串行化的UTMI信令以供使用HS消息通过该总线传输到远程PHY芯片。该UTMI信令选自包括UTMI控制、低速(LS)数据和全速(FS)数据的组。
在另一方面，提供了一种IC。该IC包括PHY电路。该IC还包括操作地耦合到该PHY电路的PHY桥。该PHY桥包括串行化器。该IC还包括配置成耦合到USB总线的USB接口。该IC还包括操作地耦合到该PHY桥的总线接口。该总线接口配置成耦合到具有四个或更少通道的总线。该串行化器配置成串行化在该PHY桥处从该PHY电路接收到的UTMI信令。该PHY桥配置成向该总线接口传递经串行化的UTMI信令以供使用HS消息通过该总线传输到远程链路层芯片。该UTMI信令选自包括UTMI控制、LS数据和FS数据的组。
在另一方面，提供了一种用于在PHY电路和链路层之间进行通信的方法。该方法包括，在第一IC处，串行化由链路层电路生成的UTMI信令。该方法还包括跨四条或更少导线的总线将经串行化的UTMI信令作为HS消息传送到远程PHY IC。该UTMI信令选自包括UTMI控制、LS数据和FS数据的组。
附图简述
图1是其中具有链路层电路和物理层(PHY)电路二者的示例性常规片上系统(SoC)集成电路(IC)的框图；
图2是根据本公开的示例性方面的示例性双向单端单导线链路层到PHY串行接口系统的框图；
图3是根据本公开的示例性方面的示例性双导线单向单端链路层到PHY串行接口系统的框图；
图4是根据本公开的示例性方面的示例性双导线双向差分端链路层到PHY串行接口系统的框图；
图5是根据本公开的示例性方面的示例性四导线单向双差分端链路层到PHY串行接口系统的框图；
图6是解说如何在SoC IC中的链路层和PHY之间传递分组的信号相对时间的示图；
图7是解说如何将分组从PHY传递到链路层的信号相对时间的示图；
图8是解说遵守全速(FS)信令周转时间要求的信号相对时间的示图；
图9以表列形式解说了寄存器分组命令信号的结构；
图10以表列形式解说了控制分组命令信号的结构；以及
图11解说了被用来在USB重置操作期间传达UTMI信令的不同控制分组和码元的信号相对时间的示图。
详细描述
现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
详细描述中所公开的诸方面包括链路层到物理层(PHY)串行接口。在示例性方面，片上系统(SoC)集成电路(IC)包括链路层电路，并且远程IC包括通用串行总线(USB)PHY电路。具有四条或更少导线的总线连接这两个IC。链路桥与链路层电路通信并且将接收自该链路层电路的USB收发机宏蜂窝小区接口(UMTI)信令串行化为用于传输到远程IC的高速(HS)消息。该链路桥还从远程IC上的USB PHY电路接收HS消息。该链路桥将HS消息解串行化以提取UTMI信令并且将所提取的UTMI信令传递给该链路层电路。通过以这种方式将UTMI信令串行化成HS消息，两个IC之间的导线的数目被最小化并且该数目可以低至单个导线。通过定义仅要求数字输入/输出(I/O)焊盘的电接口，SoC IC中要求用于USB的模拟电路系统的数量被显著降低。再进一步，通过使用HS消息来控制信息和数据，既不要求USB PH电路的状态的知识，也不要求复杂的同步方案。再进一步，使用HS消息允许相对快速的周转时间，这可以满足相对严格的等待时间要求。
在涉及本公开的示例性方面之前，参照图1提供了常规链路层到PHY接口的概览。本公开的示例性方面的讨论在以下参照图2开始。
就此而言，图1是其中具有链路层电路12和PHY电路14二者的示例性常规SoC IC10的框图。SoC IC 10还包括控制系统16，其可以是微处理器或类似。链路层电路12通过总线18与PHY电路14通信，该总线18具有导线20(1)-20(32)以承载其间的UTMI信令。应当领会，若UTMI+被用来在链路层电路12和PHY电路14之间进行通信，那么总线18可以具有五十六(56)条导线(未示出)。PHY电路14与耦合到USB连接器24的USB接口22通信以与远程外围设备(未示出，诸如存储器元件、键盘、鼠标或类似设备)通信。USB接口22可包括插头26插入于其中的插座，这是很好理解的。插头26可包括集束到电缆28中的四个或五个导体。即，大多数USB连接器具有四个导体(Vbus、D+、D-、接地)，但是迷你USB(mini USB)和微型USB(micro USB)连接器具有指示其为类型A还是类型B连接器的ID连接器。USB 3.0可以具有两个附加的双绞线(SSTx+、SST、SSRx+、SSRx-)，这是很好理解的。
继续参照图1，导线20(1)-20(32)的存在允许UTMI信令在链路层电路12和PHY电路14之间被有效地传达。当链路层电路12和PHY电路14在相同芯片上时，使用此类导线20(1)-20(32)是最优的。然而，随着设备尺寸继续减小，SoC IC 10内的晶体管能够耐受的电压减小到1.8伏，或甚至是1.2伏。作为对比，PHY电路14的电压由USB标准设置并且保持在3.6伏。由此，设计者受到将PHY电路14从SoC IC 10移除的压力。然而，在移除的PHY电路IC(未示出)和SoC IC 10之间具有三十二条导线是不切实际的，因为一般的SoC IC不能够承受将如此多的引脚专用于相对次要的功能，诸如USB PHY到链路接口。即使UTMI低引脚接口(ULPI)的较低引脚数对于一般SoC IC来说也太高。
本公开的示例性方面允许从SoC IC移除PHY电路，同时使得其间总线中的导线的数目最小化到能够由SoC IC承受的数目。附加的方面允许不同的电压被供应给不同的IC，这提供了更好的低功率实现。本公开的进一步方面允许链路层电路和PHY电路之间的简化信令，从而USB连接器(例如，USB连接器24)的模式无关紧要。该简化的信令仍然在很大程度上保留了链路和PHY之间的显式UTMI信令。保留UTMI信令帮助降低了电路研发所要求的时间和产品调试次数，因为UTMI在工业中已经被很好地确立了。通过定义仅要求数字输入/输出(I/O)焊盘的电接口，SoC IC中要求的模拟电路系统的数量被降低。作为最终的优点，本公开的示例性方面允许完全遵守USB 2.0，以及具体而言遵守USB 2.0所要求的周转时间的实现。该简化的信令接口在以下附图中有时被称作UTMI串行接口(USI)。
就此而言，图2是根据本公开的示例性方面的示例性双向单端单导线链路层到PHY串行接口系统30的框图。系统30包括由双向单导线总线36耦合的SoC IC 32和PHY IC 34。SoC IC 32、PHY IC 34和双向单导线总线36可以被放置在印刷电路板(PCB)38上，这是很好理解的。SoC IC 32包括控制系统40，该控制系统40可以是微处理器或类似，并且包括控制和状态寄存器(CSR)、中断控制器(中断)和锁相环(PLL)。SoC IC 32还包括链路层电路42，以及由连接46操作地耦合到该链路层42的链路桥44。在示例性方面，连接46包括三十二(32)条导线并且其上承载UTMI信令。在替换的示例性方面，连接46包括五十六(56)条导线并且其上承载UTMI+信令。在还有另一个替换的示例性方面，连接46包括八(8)条或十二(12)条导线并且其上承载ULPI信令。控制系统40可以将时钟信号传递给链路桥44，并且寄存器访问信号和/或中断也可以在链路桥44和控制系统40之间传递。SoC IC 32还包括操作地耦合到链路桥44且配置成耦合到双向单导线总线36的总线接口48。总线接口48可以是引脚。
继续参照图2，PHY IC 34包括配置成耦合到双向单导线总线36的总线接口50。总线接口50可以是引脚。PHY桥52操作地耦合到总线接口50。PHY IC 34还包括通过连接56操作地耦合到PHY桥52的PHY电路54。在示例性方面，连接56包括三十二(32)条导线并且其上承载UTMI信令。在替换的示例性方面，连接56包括五十六(56)条导线并且其上承载UTMI+信令。在还有另一个示例性方面，连接56包括八(8)条或十二(12)条导线并且其上承载ULPI信令。PHY电路54与USB接口58通信，该USB接口58可以是类似于图1的USB接口22或与图1的USB接口22相同的常规USB接口。
继续参照图2，链路桥44从链路层电路42接收UTMI信令(如本文中所使用的，术语UTMI包括UTMI 1.0、UTMI 1.05、UTMI+和ULPI)。串行化器60将UTMI信令串行化成HS消息，并且链路桥44配置成将HS消息传递给总线接口48以供在双向单导线总线36上传输给远程PHYIC 34。链路桥44内的解串器62采用在双向单导线总线36上通过总线接口48从远程PHY IC34接收到的HS消息，并且将接收到的HS消息解串行化成传递给链路层电路42的UTMI信令。类似地，PHY桥52从PHY电路54接收UTMI信令。串行化器64将UTMI信令串行化成HS消息，并且PHY桥52配置成将HS消息传递给总线接口50以供在双向单导线总线36上传输给SoC IC 32。PHY桥52内的解串器66采用在双向单导线总线36上通过总线接口50从SoC IC 32接收到的HS消息，并且将接收到的HS消息解串行化成传递给PHY电路54的UTMI信令。应当领会，HS消息可以是八(8)比特码元、命令分组或数据分组。
继续参照图2，双向单导线总线36允许SoC IC 32和PHY IC 34之间的单端信令。其他示例性方面允许不同的信号，并且在图3-5中解说。然而，大多数元件仍然是相同的并且不再描述。
就此而言，图3是根据本公开的示例性方面的示例性双导线单向单端链路层到PHY串行接口系统70的框图。代替系统30的双向单导线总线36，系统70包括双导线总线72，其中导线72A是用于去往PHY IC 34的传输的单向单端连接，而导线72B是用于去往SoC IC 32的传输的单向单端连接。在系统70中，总线接口48和总线接口50可以各自包括两个引脚。
图4是根据本公开的示例性方面的示例性双导线双向差分端链路层到PHY串行接口系统80的框图。代替双向单导线总线36或双导线总线72，系统80包括双导线总线82，其中该双导线总线是双向差分端连接。在系统80中，总线接口48和总线接口50可以各自包括两个引脚。
图5是根据本公开的示例性方面的示例性四导线单向双差分端链路层到PHY串行接口系统90的框图。代替双向单导线总线36、双导线总线72或双导线总线82，系统90包括四导线总线92，该四导线总线92包括第一单向双导线差分端连接94以承载去往PHY IC 34的HS消息，以及包括第二单向双导线差分端连接96以承载去往SoC IC 32的HS消息。在系统90中，总线接口48和总线接口50可以各自包括四个引脚。
现在转到总线36、72、82和92上提供的HS消息，参照表1，表1中示出了HS消息的二进制码。
表1
码元/同步码字 二进制码(HS比特)
j_smbl 1111 0000
k_smbl 1111 0100
se0_smbl 1111 0101
dis_smbl 1111 1111
cmd_sync 1010 1010 1001
dat_sync 1010 1010 1000
如表1中所述，存在四个码元(分别是J、K、单端零和禁用，或j_smbl、k_smbl、se0_smbl和dis_smbl)、用于命令分组的命令同步字(cmd_sync)和用于HS数据分组数据同步字(dat_sync)。该码元和命令的组合允许UTMI信令在SoC IC 32和PHY IC 34之间以可接受的等待时间水平来传递。低数目的导线和引脚允许成本被控制且电路设计保持简单。以下是更为具体的对于信令的讨论。
注意，cmd_sync是十二(12)比特。十二比特同步字允许接收元件来使其时钟和数据恢复(CDR)电路时间锁定。作为对比，码元仅是八(8)比特的，这帮助满足全速(FS)信令的定时约束和FS分组周转时间。在SoC IC 32和PHY IC 34之间使用这些码元来传递低速(LS)和FS数据分组。j_smbl指示J状态，k_smbl指示K状态，se0_smbl指示SE0状态，而dis_smbl指示PHY IC 34应当禁用其输出驱动器。较短的码元允许他们以最小的等待时间被解码。类似地，这些码元可以被用来在USB操作(诸如重置、啁啾、挂起、恢复和远程唤醒)期间在SoC IC32和PHY IC 34之间传递线状态信息。使用命令分组在SoC IC 32和PHY IC 34之间显式地传递UTMI控制信令。在每个消息之间，总线36、72、82或92被保持在空闲状态中并且消耗最小的功率。
为了帮助更好地理解，图6是解说如何将FS分组从SoC IC 32传递到PHY IC 34的信号相对时间的示图100。当链路层电路42断言link_txvalid UTMI信号102时，链路桥44向PHY IC 34发送始于第一j_smbl 106的一系列码元(j_smbl和k_smbl)104。第一j_smbl 106使得PHY IC 34启用通常在108处标记的其输出驱动器(phy_ser_txen或PHY串行传送使能)，以及将J状态驱动到USB接口58的D+/D-线上(通常在110处标记)。由链路桥44发送的接下来的七个码元使得PHY IC 34的USB接口58将USB FS同步字输出到D+/D-线上，其中USBFS同步字包括KJKJKJKK(通常在112处标记)。链路桥44随后在一系列码元(j_smbl和k_smbl)116中向PHY IC 34发送FS分组有效载荷114。当链路解除断言link_txvalid 118时，链路桥44向PHY IC 34发送码元120的分组系列的结束。这些码元中的第一码元是se0_smbl122，其使得PHY IC 34将SE0状态124驱动到D+/D-线上。第二码元是j_smbl 126，而第三码元是dis_smbl 128，其通过禁用phy_ser_txen使得PHY IC 34停止驱动USB接口58的D+/D-线(通常在130处标记)。
图7是解说如何将LS和FS分组从PHY IC 34传递到链路层电路42的信号相对时间的示图140。若PHY IC 34并未在驱动USB接口58的D+/D-线(即，phy_ser_txen并未启用)，那么每次PHY电路54检测到USB接口58的D+/D-线(通常在142处标记)上的转变时，PHY桥52就向链路桥44发送对应的码元。由此，如所解说的，当D+/D-线转变到K状态(通常在144处标记)时，PHY桥52向链路桥44发送k_smbl 146。链路桥44随后在UTMI信号(称之为link_linestate[1:0])上向链路发送K状态。后续的转变148和150分别生成了j_smbl 152和k_smbl 154，以此类推。当D+/D-线接收到SE0 156时，PHY桥52发送se0_smbl 158。
在USB协议下，当设备从USB主机接收到FS分组时，该设备被要求在小于6.5FS比特时间的周转时间内响应该分组。图8中解说了该定时要求，图8为信号相对时间的示图170。信号相对时间的示图170示出了D+/D-线上的SE0的结束172和D+/D-线上的下一K状态的开始174之间的时间小于6.5FS比特时间。如以下表2中所示，该6.5FS比特时间的周转延迟包括通过PHY、PHY桥、链路桥、链路、链路桥、PHY桥和PHY的延迟。具体而言，表2概述了假设60MHz周期(本文中有时称之为prds)的延迟源以及比较了UTMI 1.05所分配的预算和本公开的示例性方面的预算(题为推荐的最大值的列)。返回图8，为了达成6.5FS比特时间的周转时间，链路桥44接收j_smbl 176和向链路层电路42输出J状态178之间的时间必须小于60MHz的两个周期，或小于16HS比特时间。类似地，PHY桥52接收k_smbl 180和向PHY电路54输出K状态182之间的时间必须小于60MHz的两个周期，或小于16HS比特时间。若用于j_smbl和k_smbl的码元具有需要由CDR电路解码的同步字和有效载荷，那么就不可能满足16HS比特时间的解码时间。
表2
为了避免与CDR电路相关联的延迟，表1中的码元被定义为使得它们是短的(仅为8HS比特时间长)，以及使得可以最小等待时间将它们解码。解码这些码元的一种方法是使用具有以下功能性的电路。第一功能性在480MHz时钟(可以由PLL生成)的上升和下降沿上对总线36、72、82或92进行采样。若该功能性检测到空闲状态后跟随至少三个为1的HS比特，那么传入消息就不是命令分组或数据分组，而是可能用于重置或中断的码元或长脉冲。第二电路功能性在空闲状态结束之后10HS比特时间对总线36、72、82或92进行采样。若在10HS比特时间之后总线36、72、82或92的状态为零，那么传入消息为码元而非脉冲。第三电路功能性对空闲状态以来的总线36、72、82或92的上升沿的数目进行计数。若有两个上升沿，那么码元为k_smbl。若有三个上升沿，那么码元为se0_smbl。若有一个上升沿，那么码元为j_smbl或dis_smbl。若在480MHz时钟的上升沿上对总线36、72、82或92进行采样的第一功能性检测到在空闲状态之后有五个以上的为1的HS比特时间，那么码元为dis_smbl。否则码元为j_smbl。此类电路具有最小等待时间并且由此能够在小于16HS比特时间的时间中解码诸码元。
当在链路处一个或多个UTMI控制信号改变时，链路桥44向PHY桥52发送命令分组。PHY桥52以确收分组来响应。存在两种类型的命令分组，即，寄存器分组和控制分组。图9中解说了寄存器分组的格式。类似地，图10中解说了控制分组的格式。这两种类型的分组都使用相同的表1的cmd_sync来开始分组。类似地，这两个分组是二十九(29)比特长的。寄存器分组由链路层电路42用来从PHY电路54中的寄存器中进行读取或者向向PHY电路54中的寄存器进行写入。PHY IC 34用相同的寄存器写分组来响应回链路层电路42.。若链路层电路42没有接收到从PHY IC 34返回的具有与所发送的相同值的确收分组，那么链路层电路42进行重试。若PHY IC 34中发生了必须被传达给链路层电路42的事件，那么PHY IC 34可以向链路层电路42发送中断脉冲。链路层电路42通过读取PHY IC 34中的中断状态寄存器来进行响应。
如图10中所解说的，控制分组传达来自链路层电路42的若干UTMI控制信号(例如，opmode、xcrsel、termsel、suspendm、txvalid和tdat)，和来自PHY电路54的若干UTMI控制信号(例如，linestate、hostdisc、iddig和bvalid)。当来自链路层电路42的UTMI控制信号改变时，链路桥44向PHY桥52发送控制分组。该控制分组包括链路层电路42处的UTMI控制信号的最新值。当PHY桥52接收到该控制分组时，PHY桥52向PHY电路54应用最新UTMI输出信号并且等待一小段时间以等待来自PHY电路54的UTMI控制信号发生改变。在该时间之后，PHY桥54向链路桥44发送回控制分组作为确收。来自链路桥44的原始控制分组具有ack_req比特组，该比特组向PHY IC 34指示链路桥44期望确收分组。当PHY桥52向链路桥44发送回确收分组时，PHY桥52不需要在去往链路桥44的控制分组中设置ack_req比特。若链路桥44没有从PHY IC 34接收到确收分组，那么链路桥44将重试其初始的控制分组。
若PHY桥52在控制分组从链路桥44被发送的同时向外发送码元以传达线状态(linestate)改变，那么PHY桥52将不会接收到控制分组，将不会发送确收，并且链路桥44会重新发送其控制分组。当PHY桥52从链路桥44接收到重试控制分组时，PHY桥用确收分组来响应。因为确收分组包括经更新的值线状态，所以即使在冲突的事件中，也在PHY IC 34和链路层电路42之间可靠地交换所有UTMI控制信息。
进一步，在所提议的控制分组的定义的情况下，在重置、啁啾、挂起、恢复和远程唤醒的USB操作期间发生的UTMI控制事件可以在链路桥44和PHY桥52之间以两个控制分组的交换而进行稳健地传达。作为对比，若使用寄存器分组，那么相同的信息就要求六个分组以及中断脉冲。由此，本布置相对于一些可能的替换降低了等待时间。
图11是被用来在USB重置操作期间传达UTMI信令的不同控制分组和码元的信号相对时间的示图200。顶部的六条线202示出了链路处的UTMI控制信号。下一条线204示出了链路桥44发送的消息。下一条线206示出了PHY桥52发送的消息。接着的六条线208示出了PHYIC 34处的UTMI控制信号。最后的线210示出了USB接口58的D+/D-线。控制和确收分组被用来传达UTMI信令的方式可以通过检验典型事务来看出。链路桥44处的xcvrsel、opmode、txvalid和txdat的改变212导致链路桥44向PHY桥52发送单个控制分组214。PHY桥52随后更新去往链路桥44的UTMI控制信号214。该更新使得D+/D-线上的值发生改变216，其进而导致PHY线状态的改变218。PHY桥52允许这一改变的时间在将确收分组220发送回链路桥44之前完成。确收分组包括来自PHY桥52的线状态的最新值，所以链路桥44能够将K状态的该最新值222驱动回链路桥44。
根据本文中所公开的链路层到PHY串行接口可在任何基于处理器的设备中被提供或被集成到任何基于处理器的设备中。不作为限定的示例包括：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器，便携式数字视频播放器，以及汽车。
本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文中描述的设备可用在任何电路、硬件组件、IC、或IC芯片中。本文所公开的存储器可以是任何类型和大小的存储器，且可配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，以上已经以其功能性的形式一般地描述了各种解说性组件、框、模块、电路和步骤。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文中公开的诸方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置)。
本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在示图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术中的任何一种来表示信息和信号。例如，贯穿上面描述始终可能被述及的数据、指令、命令、信息、信号、位(比特)、码元、以及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (23)

1.一种集成电路(IC)，包括：
链路层电路；
操作地耦合到所述链路层电路的链路桥，所述链路桥包括串行化器；以及
总线接口，其操作地耦合到所述链路桥且配置成耦合到具有四个或更少通道的总线；以及
其中所述串行化器配置成串行化在所述链路桥处从所述链路层电路接收到的通用串行总线(USB)收发机宏蜂窝小区接口(UTMI)信令，并且所述链路桥配置成向所述总线接口传递经串行化的UTMI信令以供使用高速(HS)消息通过所述总线传输到远程物理层(PHY)芯片，其中所述UTMI信令选择自包括UTMI控制、低速(LS)数据和全速(FS)数据的组。
2.如权利要求1所述的IC，其特征在于，所述总线接口包括用于双向单端导线的单个引脚。
3.如权利要求1所述的IC，其特征在于，所述总线接口包括用于双向差分导线对的两个引脚。
4.如权利要求1所述的IC，其特征在于，所述总线接口包括用于两个单向单端导线的两个引脚。
5.如权利要求1所述的IC，其特征在于，所述总线接口包括用于两个单向差分导线对的四个引脚。
6.如权利要求1所述的IC，其特征在于，所述串行化器配置成将UTMI控制信息、UTMI LS数据和UTMI FS数据串行化成HS消息。
7.如权利要求1所述的IC，其特征在于，所述链路桥包括配置成将接收自所述总线的HS消息解串行化的解串器。
8.如权利要求1所述的IC，其特征在于，所述UTMI信令是UTMI+信令。
9.如权利要求1所述的IC，其特征在于，所述链路桥配置成将FS线状态信息编码成满足USB 2.0的FS周转时间的HS消息，所述FS线状态信息包括J状态，K状态，SE0和禁用。
10.如权利要求1所述的IC，其特征在于，所述链路桥配置成通过测量脉宽和对边沿计数来解码消息从而满足所述USB 2.0的FS周转时间。
11.一种集成电路(IC)，包括：
物理层(PHY)电路；
操作地耦合到所述PHY电路的PHY桥，所述PHY桥包括串行化器；
通用串行总线(USB)接口，其配置成耦合到的USB总线；
总线接口，其操作地耦合到所述PHY桥且配置成耦合到具有四个或更少通道的总线；以及
其中所述串行化器配置成串行化在所述PHY桥处从所述PHY电路接收到的USB收发机宏蜂窝小区接口(UTMI)信令，并且所述PHY桥配置成向所述总线接口传递经串行化的UTMI信令以供使用高速(HS)消息通过所述总线传输到远程链路层芯片，其中所述UTMI信令选择自包括UTMI控制、低速(LS)数据和全速(FS)数据的组。
12.一种用于在物理层(PHY)电路和链路层电路之间进行通信的方法，所述方法包括：
在第一集成电路(IC)处，串行化由链路层电路生成的通用串行总线(USB)收发机宏蜂窝小区接口(UTMI)信令；以及
跨四条或更少导线的总线将经串行化的UTMI信令作为高速(HS)消息传送给远程PHYIC，其中所述UTMI信令选择自包括UTMI控制、低速(LS)数据和全速(FS)数据的组。
13.如权利要求12所述的方法，其特征在于，传送包括跨单导线双向单端总线进行传送。
14.如权利要求12所述的方法，其特征在于，传送包括跨双导线单向单端总线的一条导线进行传送。
15.如权利要求12所述的方法，其特征在于，传送包括跨双向差分导线对进行传送。
16.如权利要求12所述的方法，其特征在于，传送包括跨单向差分导线对进行传送。
17.如权利要求12所述的方法，其特征在于，进一步将J状态、K状态、SE0和禁用信号编码成能够满足USB 2.0的FS周转时间的状态HS消息。
18.如权利要求17所述的方法，其特征在于，进一步包括通过测量脉宽和对边沿计数来解码所述状态HS消息。
19.如权利要求12所述的方法，其特征在于，传送所述经串行化的UTMI信令包括将UTMI+控制事件作为HS消息进行传送。
20.如权利要求19所述的方法，其特征在于，进一步包括作为单个HS消息接收对于所述UTMI+控制事件的响应。
21.如权利要求12所述的方法，其特征在于，进一步包括，将FS线状态信息编码成短到足够满足USB 2.0的FS周转时间的HS消息，所述FS线状态信息包括J状态、K状态、SE0和禁用。
22.如权利要求12所述的方法，其特征在于，进一步包括通过以满足USB 2.0的FS周转时间的方法测量脉宽和对边沿计数来解码消息。
23.如权利要求12所述的方法，其特征在于，进一步包括：
在链路桥处，使用单个HS消息来传达UTMI控制事件；以及
从所述远程PHY IC作为单个HS消息接收最终响应，从而从已丢弃消息或消息冲突中恢复。
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