CN111384939B - 用于高速接口的esd保护方法 - Google Patents

Abstract

本发明提供一种用于高速接口的ESD保护方法，包括：接口模块中的被保护线路，所述被保护线路为易受ESD干扰导致功能异常的时钟线或数据线，输出被保护线路的特征信号；接口模块中的辅助线路，所述辅助线路为不易受ESD干扰导致功能异常的时钟线或数据线，输出辅助线路的特征信号；当被保护线路受ESD干扰导致功能异常时，通过辅助线路可使被保护线路的功能恢复正常。

Description

用于高速接口的ESD保护方法

技术领域

本发明涉及多线路的高速数据传输领域，尤其涉及一种用于高速接口的ESD保护方法。

背景技术

随着集成电路性能的不断提高和网络技术的日益发展，数据处理量和交换量越来越大，人们要求数据传输的速率越来越快，对通信带宽的要求也随之提高。然而，高速接口的数据带宽受限于工艺、功耗等多方面因素，在有限的传输带宽下提高线路数目成为高速接口设计中一种常用的做法。

对于高速接口模块而言，由于数据线或时钟线的输入/输出PIN脚是直接与芯片外围设备进行连接的。在ESD发生时，接口模块会直接受到影响，导致功能性能异常。对于多线路的高速接口，由于不同线路之间版图布局、片外走线的差异以及接口协议等的原因，各线路受到ESD影响的程度会有所不同，因此，对于多线路高速接口的ESD分析与保护需要更复杂的考量。

以MIPI(Mobile Industry ProcessorInterface）接口为例。MIPI是2003年由ARM、Nokia、ST及TI等公司成立的一个联盟，目的是把手机内部的接口标准化，从而减少手机设计的复杂程度、增加设计灵活性。MIPI接口的D-PHY（物理层）根据应用的数据率不同，通常采用1对源同步的差分时钟和1～4对差分数据线来进行数据传输。D-PHY的物理层支持高速HS（High Speed）和低功耗LP（Low Power）两种工作模式。HS模式下采用低压差分信号，功耗较大，但是可以传输很高的数据速率（数据速率为80M～1.5Gbps）；LP模式下采用单端信号，数据速率很低（<10- Mbps），但是相应的功耗也很低。两种模式的结合保证了MIPI总线在需要传输大数据量时可以高速传输，而在不需要传输大数据量时又能够减少功耗。在MIPI的高速传输过程中，当主机端的时钟线处于连续时钟模式时，主机端仅对设备端发送一次时钟线的高速传输模式使能时序，同时会发送多次数据线的高速传输模式使能时序。因此，时钟线相比数据线会更容易受到ESD的影响。

参考图1所示，在传统接口线路中，ESD扰动通过PIN脚引入，可能导致当前线路的功能性能异常。例如在传统结构的MIPI时钟线中，PIN脚受ESD影响时，可能错误的出现高速传输模式退出时序，导致时钟线退出高速传输模式并无法自行恢复，使得后续数据传输失败。

发明内容

本发明的目的在于提供一种用于高速接口的ESD保护方法，解决现有技术中多线路接口受ESD影响导致数据传输失败的问题。

为了解决上述问题，本发明提供一种用于高速接口的ESD保护方法，包括：接口模块中的被保护线路，所述被保护线路为易受ESD干扰导致功能异常的时钟线或数据线，输出被保护线路的特征信号；接口模块中的辅助线路，所述辅助线路为不易受ESD干扰导致功能异常的时钟线或数据线，输出辅助线路的特征信号；当被保护线路受ESD干扰导致功能异常时，通过辅助线路可使被保护线路的功能恢复正常。

可选的，所述高速接口为多线路接口，每个线路拥有独立的接收电路与使能信号产生电路，包括多线路的PCI-Express、Infiniband、HDMI、DDR、MIPI接口。

可选的，所述特征信号为表征线路正常工作的控制信号。

可选的，所述接口模块为MIPI接口；所述被保护线路为MIPI接口的时钟线，所述被保护线路的特征信号为时钟线的高速传输模式使能信号；所述辅助线路为MIPI接口的数据线，所述辅助线路的特征信号为数据线的高速传输模式使能信号。

可选的，所述时钟线的高速传输模式使能信号和数据线的高速传输模式使能信号分别连接至逻辑单元的两个输入端；逻辑单元输出时钟线的高速传输模式锁定信号。

可选的，当主机发送时钟线或数据线的高速传输模式使能时序时，所述时钟线或数据线的高速传输模式使能信号为第一电平；当主机发送时钟线或数据线的高速传输模式退出时序时，时钟线或数据线的高速传输模式使能信号第二电平。

可选的，当所述时钟线的高速传输模式使能信号或所述高速传输模式锁定信号为第一电平时，时钟线处于高速传输模式；当时钟线的高速传输模式使能信号和所述高速传输模式锁定信号均为第二电平时，时钟线退出高速传输模式。

可选的，所述逻辑单元包括逻辑门和D触发器，所述时钟线的高速传输模式使能信号和数据线的高速传输模式使能信号分别连接至逻辑门的两个输入端，所述逻辑门的输出端连接至D触发器的时钟端，D触发器的数据端连接至第一电平，D触发器的输出端为逻辑单元的输出端。

可选的，在主机发送时钟线的高速传输模式退出时序时，D触发器重置，输出第二电平。

可选的，所述逻辑门为或逻辑门。

相对于现有技术，本发明的用于高速接口的ESD保护方法至少具有以下有益效果：

本发明中，当被保护线路受ESD干扰导致功能异常时，通过辅助线路可使被保护线路的功能恢复正常。

附图说明

图1为现有技术中的受ESD干扰的接口线路示意图;

图2为本发明中高速接口的ESD保护方法示意图；

图3为本发明一实施例中具有ESD保护的MIPI时钟线示意图；

图4为本发明一实施例中逻辑单元的示意图；

图5为本发明一实施例中MIPI时钟线和数据线的时序关系图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。

为使本发明的上述目的、特征和优点能够更为明显易懂，以下结合附图2~图5对本发明的用于高速接口的ESD保护方法进行详细描述。

参考图2所示，本发明的高速接口包括：接口模块中的被保护线路1，所述被保护线路1为易受ESD干扰导致功能异常的时钟线或数据线，输出被保护线路的特征信号；接口模块中的辅助线路2，所述辅助线路2为不易受ESD干扰导致功能异常的时钟线或数据线，输出辅助线路的特征信号；当被保护线路1受ESD干扰导致功能异常时，通过辅助线路2可使被保护线路1的功能恢复正常，通过逻辑单元3输出异常状态恢复控制信号，使得被保护线路1的功能恢复。

本发明中，所述特征信号为表征该线路正常工作的控制信号。

所述高速接口为多线路的接口，每个线路拥有独立的接收电路与使能信号产生电路，所述高速接口包括但不限于多线路的PCI-Express、Infiniband、HDMI、DDR、MIPI。

以MIPI接口为例，如图3所示为MIPI接口的ESD保护方法，包括：时钟线10、数据线20、逻辑单元30。其中，被保护线路为时钟线10，辅助线路为数据线20。时钟线10输出的特征信号为时钟线的高速传输模式使能信号，数据线20输出的特征信号为数据线的高速传输模式使能信号，当时钟线的高速传输模式受ESD干扰退出时，通过数据线的高速传输模式使能信号将其恢复。当然在本发明的其他实施例中，被保护线路为数据线20，辅助线路为时钟线10，当数据线的高速传输模式受ESD干扰退出时，通过时钟线的高速传输模式使能信号将其恢复，此亦在本发明保护的思想范围之内。

继续参考图3所示，所述时钟线10的高速传输模式使能信号和数据线20的高速传输模式使能信号分别连接至逻辑单元30的两个输入端，所述逻辑单元30的输出端产生时钟线10的高速传输模式锁定信号。

当所述时钟线10的高速传输模式使能信号或所述高速传输模式锁定信号为第一电平时，时钟线10处于高速传输模式；当时钟线10的高速传输模式使能信号和所述高速传输模式锁定信号均为第二电平时，时钟线10退出高速传输模式。其中，所述第一电平为高电平，第二电平为低电平。

所述时钟线10在检测到来自主机的高速传输模式使能时序时，输出第一电平，在检测到来自主机的高速传输模式退出时序时，输出第二电平；所述数据线20在检测到来自主机的高速传输模式使能时序时，输出第一电平，在检测到来自主机的高速传输模式退出时序时，输出第二电平。其中，所述第一电平为高电平，第二电平为低电平。

参考图4所示，所述逻辑单元30包括逻辑门31和D触发器32，所述时钟线10的高速传输模式使能信号和数据线20的高速传输模式使能信号分别连接至逻辑门31的两个输入端，所述逻辑门31的输出端连接至D触发器32的时钟端clk，D触发器32的数据端连接至第一电平，D触发器32的输出端为逻辑单元30的输出端。所述逻辑门31为或逻辑门，当时钟线10的高速传输模式使能信号和数据线20的高速传输模式使能信号中任一产生低电平至高电平的跳变时，或逻辑门31输出低电平至高电平的跳变，从而触发D触发器32的时钟端clk，使得D触发器32输出第一电平。当主机发送时钟线10的高速传输模式退出时序时，D触发器32重置，输出第二电平。其中，所述第一电平为高电平，第二电平为低电平。

主机的时钟线处于连续时钟模式，在高速数据传输时向设备端时钟线10发送一次的高速传输模式使能时序，向设备端数据线20发送多次高速传输模式使能时序。在所述时钟线10受ESD干扰时，PIN脚上可能错误的出现高速传输模式退出时序，导致时钟线的高速传输模式使能信号和高速传输模式锁定信号由第一电平跳变为第二电平，退出高速传输模式。在这种情况下，所述数据线20的高速传输模式使能信号通过所述逻辑单元30将所述时钟线10的高速传输模式锁定信号恢复并保持为第一电平，从而恢复时钟线的高速传输模式。其中，所述第一电平为高电平，第二电平为低电平。参考图5所示，当出现ESD扰动导致时钟线10的高速传输模式使能信号终止时，现有技术的MIPI时钟线会退出高速模式，数据传输中断并无法自行恢复。而本发明中，虽然ESD扰动会导致时钟线10的高速传输模式使能信号终止，但时钟线10的高速传输模式锁定信号仅短时间中断。在数据线20的高速传输模式使能信号由低电平跳变为高电平时，或逻辑门31输出低电平至高电平的跳变，触发D触发器32的时钟端clk，使得D触发器32输出高电平的时钟线10的高速传输模式锁定信号，并保持为高电平，从而恢复时钟线10的高速模式，数据传输恢复正常。

在本发明的其他实施例中，时钟线10的高速传输模式使能信号还可以采用低电平，从而所述第一电平还可以为低电平，第二电平为高电平。更进一步的，本发明的其他实施例中所述逻辑门31还可以为或非逻辑门、与逻辑门、与非逻辑门。

综上所述，本发明用于高速接口的ESD保护方法中，当被保护线路受ESD干扰导致功能异常时，通过辅助线路可使被保护线路的功能恢复正常。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (6)

1.一种用于高速接口的ESD保护方法，其特征在于，包括：

接口模块中的被保护线路，所述被保护线路为易受ESD干扰导致功能异常的时钟线或数据线，输出被保护线路的特征信号；接口模块中的辅助线路，所述辅助线路为不易受ESD干扰导致功能异常的时钟线或数据线，输出辅助线路的特征信号；当被保护线路受ESD干扰导致功能异常时，通过辅助线路可使被保护线路的功能恢复正常；

所述接口模块为MIPI接口；所述被保护线路为MIPI接口的时钟线，所述被保护线路的特征信号为时钟线的高速传输模式使能信号；所述辅助线路为MIPI接口的数据线，所述辅助线路的特征信号为数据线的高速传输模式使能信号；

所述时钟线的高速传输模式使能信号和数据线的高速传输模式使能信号分别连接至逻辑单元的两个输入端；逻辑单元输出时钟线的高速传输模式锁定信号；

当主机发送时钟线或数据线的高速传输模式使能时序时，所述时钟线或数据线的高速传输模式使能信号为第一电平；当主机发送时钟线或数据线的高速传输模式退出时序时，时钟线或数据线的高速传输模式使能信号第二电平；

所述逻辑单元包括逻辑门和D触发器，所述时钟线的高速传输模式使能信号和数据线的高速传输模式使能信号分别连接至逻辑门的两个输入端，所述逻辑门的输出端连接至D触发器的时钟端，D触发器的数据端连接至第一电平，D触发器的输出端为逻辑单元的输出端。

2.根据权利要求1所述的用于高速接口的ESD保护方法，其特征在于，所述高速接口为多线路接口，每个线路拥有独立的接收电路与使能信号产生电路，包括多线路的PCI-Express、Infiniband、HDMI、DDR、MIPI接口。

3.根据权利要求1所述的用于高速接口的ESD保护方法，其特征在于，所述特征信号为表征线路正常工作的控制信号。

4.根据权利要求1所述的用于高速接口的ESD保护方法，其特征在于，当所述时钟线的高速传输模式使能信号或所述高速传输模式锁定信号为第一电平时，时钟线处于高速传输模式；当时钟线的高速传输模式使能信号和所述高速传输模式锁定信号均为第二电平时，时钟线退出高速传输模式。

5.根据权利要求1所述的用于高速接口的ESD保护方法，其特征在于，在主机发送时钟线的高速传输模式退出时序时，D触发器重置，输出第二电平。

6.根据权利要求1所述的用于高速接口的ESD保护方法，其特征在于，所述逻辑门为或逻辑门。