CN106409709B - 检测基材中的缺陷的存在与位置的方法 - Google Patents

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Abstract

揭露一种检测基材上的缺陷的存在与位置的方法。在一实施方式中，此方法可包含：利用外延成长制程形成半导体材料于参考晶圆的多个开口中；对参考晶圆进行一或多个量测，以获得基线信号；形成多个栅极堆叠与多个应力源区于多个基材中；于形成栅极堆叠后，形成前述半导体材料于批次晶圆中的多个开口中；对批次晶圆进行前述的一或多个量测，以获得批次信号；比较批次信号与基线信号；以及基于前述的比较，判断一缺陷是否存在于这些基材上。此方法可避免制造半导体元件的基材损伤，且可提早检测缺陷，而可缩短生产周期，更可仅舍弃有缺陷的半导体元件，而非舍弃整批，故可降低浪费而节省成本。

Description

检测基材中的缺陷的存在与位置的方法
技术领域
本发明是有关于一种检测方法，且特别是有关于一种检测基材中的缺陷的存在与位置的方法。
背景技术
为提升金属氧化物半导体(MOS)元件的性能，可将应力导入金属氧化物半导体元件的通道区来改善载子迁移率。通常，在n型金属氧化物半导体(NMOS)元件的通道区中导入沿源极至漏极方向的拉伸应力，且在p型金属氧化物半导体(PMOS)元件的通道区中导入沿源极至漏极方向的压缩应力。
一种将应力施加至元件的通道区的常用方法为在此元件的源极区与漏极区中成长应力源区(stressor region)。举例而言，位于p型金属氧化物半导体元件中的应力源区可包含硅锗(SiGe)，位于n型金属氧化物半导体元件中的应力源区可包含磷化硅(SiP)。在元件的源极区与漏极区中成长应力源区可包含形成栅极堆叠于硅基材上的步骤、形成多个间隙壁于栅极堆叠的侧壁上的步骤、形成多个凹陷于硅基材中且邻近栅极间隙壁的步骤、以及利用外延成长制程在凹陷中外延成长应力源区的步骤。亦可进行回火。在p型金属氧化物半导体元件中，由于硅锗具有较硅大的晶格常数，因此硅锗于回火后会扩张，而对各自的金属氧化物半导体元件的通道区施加压缩应力，此通道区是位于源极硅锗压力源与漏极硅锗压力源之间。在n型金属氧化物半导体元件中，由于磷化硅具有较硅小的晶格常数，因此磷化硅于回火后会收缩，而对各自的金属氧化物半导体元件的通道区施加拉伸应力，此通道区是位于源极磷化硅压力源与漏极磷化硅压力源之间。
来自外延成长制程的前驱物的原子及/或分子可与栅极堆叠的栅极间隙壁反应。这样的反应可能会在栅极间隙壁上造成缺陷，例如选择性损失缺陷(selectivity lossdefect)，这些缺陷难以利用一般的清洁制程移除。亦可能难以快速且准确的检测这样的选择性损失缺陷。因而可能需要检测外延成长制程所造成的缺陷的改进方法。
发明内容
本发明的一目的就是在于提供一种检测基材中的缺陷的存在与位置的方法与晶圆，其可提早检测缺陷，因此可缩短生产周期。
依照在此所描述的一或多个实施方式，一种检测基材中的缺陷的存在与位置的方法可包含：形成介电层于晶圆上；形成多个开口延伸穿过介电层并进入晶圆中；外延形成半导体材料于开口中；对具有半导体材料形成于其中的每一开口进行一或多个量测；以及根据此或此些量测判断基材上的缺陷的存在。
依照在此所描述的一或多个实施方式，一种检测基材中的缺陷的存在与位置的方法可包含：利用外延成长制程形成半导体材料于参考晶圆的多个开口中；对参考晶圆进行一或多个量测，以获得基线信号；形成多个栅极堆叠与多个应力源区于多个基材中；于形成栅极堆叠后，形成前述的半导体材料于一批次晶圆中的多个开口中；对批次晶圆进行前述的或多个量测，以获得批次信号；比较批次信号与基线信号；以及基于前述的比较，判断一缺陷是否存在于基材上。
依照在此所描述的一或多个实施方式，一种晶圆可包含：一介电层设于一第一半导体基材上；多个开口延伸穿过介电层而进入第一半导体基材中；以及一化合物半导体材料设于每一开口中，其中这些开口的多个位置、与用于一半导体元件的一制作制程中的一第二半导体基材中的多个凹陷的多个位置之间有一对一的对应。
本发明的优点为可舍弃邻近于与监测到偏离基线的位置对应的凹陷的特定半导体元件，而非舍弃整批，因此本发明的运用可藉由降低浪费而节省成本。此外，波长散布X射线光谱仪量测与电流电压量测是在晶圆上进行，因此不会对用以制造半导体元件的基材造成损伤。再者，由于本发明的运用可提早检测缺陷，因此可缩短生产周期，提升产能。
附图说明
从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸可任意地增加或减少。
[图1A]至[图1F]是绘示依照一实施方式的一种在半导体元件的源极区与漏极区中制作应力源区的方法的剖面图；
[图2]是绘示依照一实施方式的一种具有多个栅极堆叠形成于其上的基材的俯视平面图；
[图3A]至[图3D]是绘示依照一实施方式的一种制造晶圆的方法的剖面图；
[图4A]至[图4D]是绘示依照一实施方式的一种制造晶圆的方法的俯视平面图；
[图5]是绘示依照一实施方式的一种利用晶圆来检测选择性损失缺陷的存在与位置的方法的流程图；
[图6]是绘示依照一实施方式的波长散布X射线光谱仪(WDS)量测与电流电压(IV)量测的变化；
其中，符号说明：
100 栅极堆叠 100-1 第一栅极堆叠
100-2 栅极堆叠 101 隔离区
102 基材 102a 主要表面
104 栅极介电层 106 栅极电极
108 抗反射涂层 110 硬掩模
112 第一间隙壁 114 补偿间隙壁
115 蚀刻制程 116 第二间隙壁
118 凹陷 120 应力源区
122 残余物 302 晶圆
302a 主要表面 304 介电层
306 光阻层 308 第一开口
310 第二开口 312 部分
314 部分 316 半导体材料
500 流程图 502 步骤
504 步骤 506 步骤
508 步骤 510 步骤
512 步骤 514 步骤
602 基线波长散布X射线光谱信号
604 基线波长散布X射线光谱信号
606 基线电流电压信号
608 批次波长散布X射线光谱信号
610 批次波长散布X射线光谱信号
612 批次电流电压信号
614 批次波长散布X射线光谱信号
616 批次波长散布X射线光谱信号
618 批次电流电压信号
D1 深度 L1 第一位置
L2 第二位置 R 区域
T1 厚度 T2 厚度。
具体实施方式
以下的揭露提供了许多不同的实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的构件与堆叠的特定实施例是用以简化本揭露。当然这些仅为实施例，并非用以作为限制。举例而言，在描述中，第一特征形成于第二特征上方或上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，而也可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。此外，本揭露可能会在各个实施例中重复参考数字及/或文字。这样的重复是基于简单与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。
另外，在此可能会使用空间相对用语，例如「向下(beneath)」、「下方(below)」、「较低(lower)」、「上方(above)」、「较高(upper)」等等，以方便说明来描述如图式所绘示的一元件或一特征与另一(另一些)元件或特征的关系。除了在图中所绘示的方向外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备可能以不同方式定位(旋转90度或在其它方位上)，因此可利用同样的方式来解释在此所使用的空间相对描述符号。
为提升金属氧化物半导体(MOS)元件的性能，可将应力导入金属氧化物半导体元件的通道区来改善载子迁移率。通常，在n型金属氧化物半导体(NMOS)元件的通道区中导入沿源极至漏极方向的拉伸应力，且在p型金属氧化物半导体(PMOS)元件的通道区中导入沿源极至漏极方向的压缩应力。一种将应力施加至p型金属氧化物半导体元件或n型金属氧化物半导体元件的通道区的方法为，在p型金属氧化物半导体元件或n型金属氧化物半导体元件的源极区与漏极区中成长应力源区(包含掺杂的化合物半导体材料)。
图1A至图1F是绘示依照一或多个实施方式的一种在半导体元件(例如，p型金属氧化物半导体元件及/或n型金属氧化物半导体元件)的源极区与漏极区中制作应力源区的方法的剖面图。图1A绘示栅极堆叠100形成于基材102的上方。栅极堆叠100包含栅极介电层104、栅极电极106位于栅极介电层104的上方、抗反射涂层(ARC)108位于栅极电极106的上方、以及硬掩模110位于抗反射涂层108的上方。在一实施方式中，图1A的例子所示的栅极堆叠100可为n型元件的栅极堆叠，例如n型金属氧化物半导体晶体管，例如n型鳍式场效晶体管。在另一实施方式中，图1A的例子所示的栅极堆叠100可为p型元件的栅极堆叠，例如p型金属氧化物半导体晶体管，例如p型鳍式场效晶体管。仅有一个栅极堆叠100绘示于图1A的例子中，然而在另一实施方式中，可于基材102上方形成多个栅极堆叠(例如，数十个、数百个或更多栅极堆叠)。
如图1A的例子所示，栅极堆叠100形成在基材102的区域R中，基材102在其横向部分处可具有多个隔离区101。隔离区101可例如定义出基材102的区域R。在一实施方式中，隔离区101可为浅沟渠隔离(STI)区。在栅极堆叠100为n型元件的栅极堆叠的一例子中，区域R可为基材102的n型金属氧化物半导体区。在栅极堆叠100为p型元件的栅极堆叠的另一例子中，区域R可为基材102的p型金属氧化物半导体区。
基材102可为块状半导体基材、绝缘底半导体(SOI)基材、多层或梯度(gradient)基材、或类似基材，且可为经掺杂的(例如以p型或n型掺质)或未经掺杂的。基材102可为晶圆，例如半导体晶圆。绝缘底半导体基材通常包含一层半导体材料形成在一绝缘层上。绝缘层可例如为埋入氧化(BOX)层、氧化硅层或其类似层。绝缘层提供于基材上，一般为硅或玻璃基材。在一些实施方式中，基材102的半导体材料可包含：元素半导体，例如硅、锗或类似物；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷化镓铟砷；或上述材料的组合。
栅极堆叠100的栅极介电层104可形成在基材102的主要表面102a的上方。栅极介电层104可以是任何可接受的介电层，例如氧化硅、氮化硅、其类似物、或其组合。如另一实施例，栅极介电层104可包含具介电常数值大于或等于约7的高介电常数介电材料。可利用任何可接受的制程，例如热氧化、旋转(spin)制程、化学气相沉积(CVD)或类似制程，来形成栅极介电层104。
栅极堆叠100的栅极电极106可为任何可接受的电极层，例如包含多晶硅(例如掺杂的多晶硅)、金属、金属硅化物、金属氮化物、其组合、或其类似物。可利用任何可接受的沉积制程，例如化学气相沉积、等离子增益化学气相沉积(PECVD)或类似制程，来形成栅极电极106于栅极介电层104的上方。栅极堆叠100的抗反射涂层108可为任何可接受的材料，例如氧化硅、氮氧化硅、类似材料、或其组合，且可利用任何可接受的沉积制程，例如化学气相沉积、等离子增益化学气相沉积或类似制程来沉积。栅极堆叠100的硬掩模110可形成于抗反射涂层108的上方。硬掩模110可为任何可接受的掩模层，例如氮化硅、碳氮化硅、其类似物、或其组合。可利用任何可接受的沉积制程，例如化学气相沉积、等离子增益化学气相沉积或类似制程，来沉积硬掩模110。接着，可利用任何可接受的光刻与蚀刻制程，将栅极介电层104、栅极电极106、抗反射涂层108与硬掩模110图案化成栅极堆叠100。
请参照图1B，制程流程继续进行至形成多个第一间隙壁112于栅极堆叠100的相对侧壁上。举例而言，第一间隙壁112可形成于栅极介电层104、栅极电极106、抗反射涂层108与硬掩模110每一个的相对侧壁上。第一间隙壁112可包含合适的介电材料，例如氧化硅，虽然亦可使用其它介电材料，例如氮化硅、氮氧化硅、或其类似物。图1B的例子所示的第一间隙壁112可利用沉积制程与接下来的图案化制程来制作。沉积制程可包含合适制程，例如化学气相沉积、等离子增益化学气相沉积、低压化学气相沉积(LPCVD)、次大气压化学气相沉积(sub-atmospheric CVD，SACVD)、或其类似制程。图案化制程可为任何可接受的光刻与蚀刻制程。
请参照图1C，可形成补偿间隙壁114于第一间隙壁112的背向栅极堆叠100的表面上。补偿间隙壁114可包含介电材料，例如氮氧化硅、氮化硅、碳掺杂的氮化硅(SiCN)、或碳掺杂的氮氧化硅(SiOCN)。可利用上述关于第一间隙壁112的类似制程来形成补偿间隙壁114。
请参照图1D，可形成第二间隙壁116于补偿间隙壁114的背向栅极堆叠100的表面上。第二间隙壁116可包含不同于补偿间隙壁114及/或第一间隙壁112的材料的介电材料。举例而言，第二间隙壁116可包含含氮材料。这类的材料的例子包含氮氧化硅、氮化硅、或碳掺杂的氮化硅(SiCN)。相较于补偿间隙壁114与第一间隙壁112，第二间隙壁116对蚀刻剂可具有较低的蚀刻速率，特别是应用来蚀刻基材102的蚀刻剂，例如磷酸或氟化氢。换句话说，相较于补偿间隙壁114与第一间隙壁112，第二间隙壁116对于可能用来蚀刻基材102的蚀刻剂可具有高度抵抗力。在一些实施方式中，第二间隙壁116可形成具有厚度T1，厚度T1的范围可从约3nm至约50nm(例如约5nm)。如图1D的实施例所示，厚度T1可在第二间隙壁116接近基材102的区域处量测。举例而言，第二间隙壁116接触(例如，实体上接触)基材102的部分可具有厚度T1。
在第二间隙壁116形成之后，可在基材102的源极区与漏极区中形成多个应力源区。压力源区的制作，可利用第二间隙壁116、补偿间隙壁114与第一间隙壁112作为掩模，先形成多个凹陷118于栅极堆叠100的相对侧上(如图1E的实施例所示)，接着形成应力源区120于凹陷118中(如图1F的实施例所示)。
请参照图1E，可利用一或多个蚀刻制程115来形成凹陷118。此或此些蚀刻制程115可为包含干制程(例如等离子蚀刻制程)、湿蚀刻制程、或二者的组合的等向性蚀刻制程。在一些实施方式中，用来形成凹陷118的湿蚀刻制程可包含使用蚀刻剂，例如磷酸、四氟化碳(CF4)、氟化氢、四甲基氢氧化铵(TMAH)、其组合、或其类似物。
如图1E的实施例所示，用以形成凹陷118的此或此些蚀刻制程115可沿着基材102的不同位置处有不同的蚀刻速率。换句话说，用以形成凹陷118的此或此些蚀刻制程115的蚀刻速率可具有局部变化。此或此些蚀刻制程115的蚀刻速率的局部变化为沿着基材102的位置的函数，而可导致第二间隙壁116产生不同程度的蚀刻。在图1E的实施例中，此或此些蚀刻制程115的蚀刻速率在栅极堆叠100的右侧可较在栅极堆叠100的左侧大。这样可能导致位于栅极堆叠100右边的第二间隙壁116被过蚀或移除，而位于栅极堆叠100左边的第二间隙壁116可实质未受干扰。因为邻近栅极堆叠100的右侧的第二间隙壁116过蚀或移除的结果，可能暴露出位于栅极堆叠100的右侧的补偿间隙壁114，如图1E所示。此外，因为邻近栅极堆叠100的右侧的第二间隙壁116过蚀或移除的结果，邻近栅极堆叠100的右侧的凹陷118可能较邻近栅极堆叠100的左侧的凹陷118接近栅极堆叠100。
此或此些蚀刻制程115的蚀刻速率的局部变化，可为用以形成凹陷118的此或此些蚀刻制程的前驱物流速、温度与压力的局部变化的结果。这些前驱物流速、温度与压力的局部变化中的一部分可能是仪器校准(calibration)随着时间的偏移所造成。举例而言，可在一反应室中进行用以形成凹陷118的此或此些蚀刻制程115，此反应室的中可具有多个部分，这些部分可具有多个校准，而这些校准可能经此反应室在产线线上(inline)制造制程中重复使用而随着时间产生偏移。用以形成凹陷118的此或此些蚀刻制程的前驱物流速、温度与压力上的局部变化的其它原因可能为用以形成凹陷118的此或此些蚀刻制程本身固有的。举例而言，使用等向性湿蚀刻制程时，第二间隙壁116的过蚀的程度可能原来就难以控制。此外，随着试剂溶液的消耗，湿蚀刻制程的蚀刻速率可能出现减慢的情况。由于试剂溶液可能在基材102的不同位置以不同速率消耗，结果可能为在用以形成凹陷118的此或此些蚀刻制程的蚀刻速率上的局部变化。
如图1E所示，凹陷118可形成在基材102的特定位置中。开口率可为凹陷118形成于基材102中的比例。在一实施方式中，制造p型金属氧化物半导体元件及/或n型金属氧化物半导体元件的一产线线上制程的开口率的范围可从约7％至约28％。换句话说，凹陷118可形成在约7％至约28％的基材102中，且位于基材102的特定位置处。举例而言，位于栅极堆叠100的右边的凹陷118可形成在基材102的第一位置L1中，而位于栅极堆叠100的左边的凹陷118可形成在基材102的第二位置L2中。基材102的第一位置L1与第二位置L2可为基于所使用的产线线上制造制程所预设的位置。
请参照图1F，制程流程继续进行至形成应力源区120于凹陷118中。在一些实施方式中，利用外延成长一材料于凹陷118中的方式形成应力源区120，例如利用有机金属化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延成长(SEG)、类似方法或其组合。应力源区120可包含半导体材料。举例而言，应力源区120可包含磷化硅(例如，在制作n型元件的例子中)或硅锗(例如，在制作p型元件的例子中)。
在一实施方式中，在成长应力源区120时，将掺质导入应力源区120的半导体材料中。n型掺质可为磷、砷或类似物，p型掺质可为硼、二氟化硼(BF2)或类似物。举例而言，在应力源区120的外延成长制程期间，将包含所需掺质的前驱物、与应力源区120的半导体材料的前驱反应物一起临场(in situ)置入反应器中。如此，在成长应力源区120时，可将掺质导入且并入应力源区120的半导体材料中，以提供应力源区120所需的导电型。
替代的，在另一实施方式中，可在应力源区120成长后，再将掺质导入应力源区120的半导体材料中。举例而言，可不使用掺质来成长应力源区120的半导体材料，再利用导入制程，例如植入制程或扩散制程，将掺质导入应力源区120中。一旦已经将掺质导入应力源区120中，可进行回火制程来活化掺质。类似于上述的临场制程，n型掺质可为磷、砷或类似物，p型掺质可为硼、二氟化硼或类似物。
来自用以形成应力源区120的外延成长制程的一或多种前驱物的原子及/或分子可能与栅极堆叠100之间隙壁反应。举例而言，因栅极堆叠100的右边的第二间隙壁116的过蚀或移除，来自用以形成应力源区120的外延成长制程的一或多种前驱物的原子及/或分子可能与暴露的补偿间隙壁114反应。这样的反应可能导致残余物122形成在补偿间隙壁114的暴露表面上。残余物122在栅极堆叠100之间隙壁上造成缺陷，例如选择性损失缺陷，这些缺陷难以利用一般清洁制程来移除。选择性损失缺陷特别显示在第二间隙壁116的厚度T1小于可被光刻解析的实施方式中，例如在40nm制程节点、16nm制程节点与10nm制程节点中。
图2是绘示依照一或多个实施方式的一种具有多个栅极堆叠100形成于其上的基材102的俯视平面图。举例而言，图1F所示的剖面图可沿图2的线A-A’所获得。如图2所示，在基材102的某一位置，残余物122可能形成在邻近于第一栅极堆叠100-1处，在基材102的其它位置的其它栅极堆叠100-2则没有这样的残余物122。如上述关于图1E与图1F的描述，此可能源自于用以形成凹陷118的此或此些蚀刻制程的蚀刻速率的局部变化可能导致第二间隙壁116的移除，因此残余物122形成在补偿间隙壁114的暴露表面上。
选择性损失缺陷会不利于元件性能，因此需要检测出。这些选择性损失缺陷的检测可包含于应力源区120形成后，利用例如图案化的晶圆检测检查系统来检查基材102的步骤。检查基材102的步骤可能导致基材102的实体损伤，甚至在没有出现这种选择性损失缺陷时。若在基材102检查期间检测出这些选择性损失缺陷，可能需丢弃一批制造出的半导体元件。此外，这批有缺陷的半导体元件是在其内制造的反应室可能需要离线，以容许机台重新校准与测试。这些重新校准与测试的步骤可能会减小或消除用以形成凹陷118的此或此些蚀刻制程的蚀刻速率的局部变化。然而，这些步骤会花掉约一周至约30天的时间来完成，可能因设备停机时间，而转变成制造产能降低与营收损失。因此，可能需要一种更快速且精确检测这些选择性损失缺陷的方法。此方法亦须实质上不会对基材102造成实体损伤。
图3A至图3D是绘示依照一或多个实施方式的一种制造晶圆302的方法的剖面图，晶圆302可用来检测在产线线上制造制程中所造成的选择性损失缺陷。图4A至图4D是绘示依照一或多个实施方式的一种制造晶圆302的方法的俯视平面图。举例而言，图3A至图3D所示的剖面图可沿着图4A至图4D所示的线D-D’所获得。此外，举例而言，图4A至图4D的俯视平面图可沿图3A至图3D所示的线C-C’所获得。
图3A与图4A绘示晶圆302，晶圆302可包含类似于上述关于基材102所描述的材料。然而，晶圆302与基材102为独立结构。此外，基材102可应用在图1A至图1F所示的产线线上制造制程，晶圆302可用以检测在产线线上制造制程期间形成于基材102上方的残余物122的存在与位置。
可形成介电层304于晶圆302上方，如图3A所示。介电层304可包含类似于第二间隙壁116的材料。举例而言，介电层304可包含含氮材料。这类的材料的例子包含氮氧化硅、氮化硅、或碳掺杂的氮化硅。可利用上述关于第二间隙壁116所描述的一或多个制程来形成介电层304，且可形成介电层304使其具有厚度T1，厚度T1可落在从约3nm至约50nm的范围(例如约5nm)。可形成光阻层306于介电层304的上方，如图3A所示。光阻层306可包含一或多种适合的光敏材料，且可利用旋转涂布、化学气相沉积、等离子增益化学气相沉积、原子层沉积(ALD)或类似方法来沉积。在一些实施方式中，光阻层306可为一个三层光阻层。
请参照图3B与图4B，可形成多个第一开口308于光阻层306中，例如为了暴露出下方的介电层304。可利用例如光刻制程(例如光学光刻制程)来形成这些第一开口308。可形成这些第一开口308，藉此达到范围从约7％至约28％的开口率。换句话说，第一开口308可形成在约7％至约28％的光阻层306中。此外，每一第一开口308的位置可对应于凹陷118形成于基材102中的位置。因此，第一开口308在光阻层306中的位置与凹陷118在基材102中的位置之间可有一对一的对应。
请参照图3C与图4C，利用光阻层306为掩模，图案化介电层304与晶圆302。换句话说，可将光阻层306的图案转移至介电层304与晶圆302。用以形成凹陷118于基材102中的此或此些蚀刻制程115(例如，如上述关于图1E所做的描述)可用来图案化介电层304与晶圆302。此或此些蚀刻制程115可形成多个第二开口310于晶圆302中。这些第二开口310可具有深度D1，深度D1的范围可为从约90nm至约150nm。每一第二开口310的位置可对应于凹陷118形成在基材102的位置。因此，第二开口310在晶圆302中的位置与凹陷118在基材102中的位置之间可有一对一的对应。第二开口310在晶圆302中的位置与凹陷118在基材102中的位置之间的一对一对应，可有利于判断在图1A至图1F所示的产线线上制造制程期间形成于基材102上方的残余物122的位置。
由于用以形成凹陷118于基材102中的此或此些蚀刻制程115(例如，如上述关于图1E所做的描述)亦可用以图案化介电层304与晶圆302，故在图案化介电层304与晶圆302期间，此或此些蚀刻制程115的蚀刻速率的局部变化可能存在。举例而言，如图3C所示，此或此些蚀刻制程115的蚀刻速率的局部变化可能造成介电层304的一些部分312相较于介电层304的其它部分过蚀。这样可能导致晶圆302的主要表面302a的部分314的暴露。可于第二开口310形成后，利用例如剥除制程(例如湿式剥除制程)或灰化制程(例如等离子灰化制程)，移除光阻层306。
请参照图4D，可形成半导体材料316于第二开口310中。可利用类似于上述关于应力源区120所述的一或多个制程的外延成长制程，来形成半导体材料316。在一些实施方式中，半导体材料316可形成具有厚度T2，厚度T2的范围可从约30nm至约70nm。在一些实施方式中，半导体材料316的厚度T2对第二开口310的深度D1的比例的范围可从约0.2至约1。如图3D与图4D的实施例所示，由于晶圆302的主要表面302a的部分314被暴露出，来自用以形成半导体材料316的外延成长制程的前驱物的原子及/或分子可与晶圆302的主要表面302a的暴露部分314反应。如此的反应可能会导致残余物122形成在晶圆302的主要表面302a的暴露部分314上，因而导致缺陷，例如选择性损失缺陷，形成在晶圆302上。在一些实施方式中，如图3D的实施例，残余物122亦可能形成在介电层304的过蚀的部分312上。
接下来，可对晶圆302进行波长散布X射线光谱仪(WDS)量测，其可为计算被一材料衍射的特定波长的X射线的数量。可对每一具有半导体材料316形成于其中的第二开口310进行波长散布X射线光谱仪量测。此外，可对每一具有半导体材料316形成于其中的第二开口310进行电性的电流电压量测。波长散布X射线光谱仪量测与电流电压量测可用以检测形成于晶圆302上的残余物122的存在与位置。举例而言，形成于晶圆302上的残余物122可能位于邻近一或多个第二开口310处。由于第二开口310在晶圆302中的位置与凹陷118在基材102中的位置之间可有一对一的对应，在晶圆302上进行的波长散布X射线光谱仪量测与电流电压量测可用以推论或判断在图1A至图1F所示的产线线上制造制程期间形成于基材102上方的残余物122的位置。
图5是绘示一种利用晶圆302来检测选择性损失缺陷的存在与位置的方法的流程图，选择性损失缺陷可能是由形成在图1F所示的补偿间隙壁114上的残余物122所造成。流程图500始于步骤502，形成半导体材料316于一参考的晶圆302中的多个第二开口310中(例如，利用上面关于图3A至图3D与图4A至图4D所描述的制程)。接下来，在步骤504中，透过对具有半导体材料316形成于其中的每一第二开口310进行波长散布X射线光谱仪量测与电流电压量测，而获得波长散布X射线光谱信号与电流电压信号。这样做，可建立具有半导体材料316形成于其中的每一第二开口310的基线波长散布X射线光谱信号与基线电流电压信号。举例而言，图6是绘示这些第二开口310中的一给定开口中的半导体材料316的基线波长散布X射线光谱信号602。此外，这些第二开口310中的此给定开口的介电层304具有基线波长散布X射线光谱信号604，而这些第二开口310中的此给定开口中的半导体材料316的电流电压信号具有基线电流电压信号606。
请参照步骤506，流程图500继续进行，以形成一批基材102的多个栅极堆叠100与应力源区120。换句话说，可利用上面关于图1A至图1F所描述的制程流程，来制造多个基材102的多个半导体元件。在此批指定的半导体元件的制造期间，用以形成应力源区120的一或多个蚀刻制程115的蚀刻速率可能有局部变化，此局部变化可能导因于器具校准随时间所产生的偏移。为了检查这样的蚀刻速率的局部变化是否已在此批指定的半导体元件的制造期间发生，依照上面关于图3A至图3D与图4A至图4D所描述的制程流程，制作一批次晶圆302(例如，在步骤508中)。接着，对具有半导体材料316形成于批次晶圆302中的每一第二开口310进行波长散布X射线光谱仪量测与电流电压量测(例如，在步骤510中)。由于第二开口310在批次晶圆302中的位置与凹陷118在此批基材102中的位置之间可有一对一的对应，任何波长散布X射线光谱仪量测与电流电压量测关于基线波长散布X射线光谱信号与基线电流电压信号的改变，可作为在此批指定的半导体元件的产线线上制作制程期间，任何形成于基材102上的残余物122的存在与位置的指示。
请参照图5的步骤512，如图6所示，批次晶圆302的第二开口310中的给定开口的半导体材料316与介电层304的批次波长散布X射线光谱信号608与610分别相似于基线波长散布X射线光谱信号602与604。类似地，批次电流电压信号612实质相似于基线电流电压信号606。此可作为没有已发生在邻近凹陷118的蚀刻速率变化的指示，其中凹陷118对应于给定开口的位置，因此没有残余物122存在于邻近此批指定半导体元件中的凹陷。
因此，产线线上制作制程可继续进行至图5所示的步骤506，于另一批基材102上制作另一批半导体元件。制作此批半导体元件期间，用以形成应力源区120的一或多个蚀刻制程的蚀刻速率可能有局部变化，此局部变化可能是器具校准随时间产生偏移的结果。为了检查这样的蚀刻速率的局部变化是否已在此批半导体元件的制作期间发生，依照上面关于图3A至图3D与图4A至图4D所描述的制程流程，制作另一批次晶圆302(例如，在步骤508中)。接着，对具有半导体材料316形成于批次晶圆302中的每一第二开口310进行波长散布X射线光谱仪量测与电流电压量测(例如，在步骤510中)。由于第二开口310在批次晶圆302中的位置与凹陷118在此批基材102中的位置之间可有一对一的对应，任何波长散布X射线光谱仪量测与电流电压量测关于基线波长散布X射线光谱信号与基线电流电压信号的改变，可作为在产线线上制作制程期间，任何形成于基材102上的残余物122的存在与位置的指示。
请参照图5的步骤512，如图6所示，半导体材料316与介电层304的批次波长散布X射线光谱信号614与616分别不同于基线波长散布X射线光谱信号602与604。类似地，批次电流电压信号618亦不同似于基线电流电压信号606。此可作为在凹陷118处已发生蚀刻速率的变化的指示，其中凹陷118对应于给定开口的位置，因此有残余物122存在于邻近此批指定半导体元件中的凹陷。由于第二开口310在批次晶圆302中的位置与凹陷118在此批基材102中的位置之间可有一对一的对应，且由于产生这样的每一第二开口310的波长散布X射线光谱信号与电流电压信号，可以判断出这些缺陷的精确位置。因此，如图5的步骤514所示，可舍弃邻近于与监测到偏离基线的位置对应的凹陷118的半导体元件，而可保留邻近于与实质未偏离基线的位置对应的凹陷118的其它半导体元件来进行进一步处理。
因此，可提供一种检查缺陷的存在与位置的简化方法。此外，图5所示的流程图可提早检测缺陷，因此可缩短生产周期。举例而言，可能需要小于一天的时间来产生波长散布X射线光谱仪量测与电流电压量测、与判断缺陷存在的位置。由于可舍弃邻近于与监测到偏离基线的位置对应的凹陷118的特定半导体元件(而非舍弃整批)，图5所示的流程图可藉由降低浪费而节省成本。此外，波长散布X射线光谱仪量测与电流电压量测是在晶圆302上进行，因此不会对用以制造半导体元件的基材102造成损伤。
依照在此所描述的一或多个实施方式，一种方法可包含：形成介电层于晶圆上；形成多个开口延伸穿过介电层并进入晶圆中；外延形成半导体材料于开口中；对具有半导体材料形成于其中的每一开口进行一或多个量测；以及根据此或此些量测判断基材上的缺陷的存在。
依照在此所描述的一或多个实施方式，一种方法可包含：利用外延成长制程形成半导体材料于参考晶圆的多个开口中；对参考晶圆进行一或多个量测，以获得基线信号；形成多个栅极堆叠与多个应力源区于多个基材中；于形成栅极堆叠后，形成前述的半导体材料于一批次晶圆中的多个开口中；对批次晶圆进行前述的或多个量测，以获得批次信号；比较批次信号与基线信号；以及基于前述的比较，判断一缺陷是否存在于基材上。
依照在此所描述的一或多个实施方式，一种晶圆可包含：一介电层设于一第一半导体基材上；多个开口延伸穿过介电层而进入第一半导体基材中；以及一化合物半导体材料设于每一开口中，其中这些开口的多个位置、与用于一半导体元件的一制作制程中的一第二半导体基材中的多个凹陷的多个位置之间有一对一的对应。
上述已概述数个实施方式的特征，因此熟习此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地利用本揭露作为基础，来设计或润饰其它制程与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，在此进行各种的更动、取代与修改。

Claims (20)

1.一种检测基材中的缺陷的存在与位置的方法，其特征在于包含：
形成介电层于晶圆上；
形成多个开口延伸穿过所述介电层并进入所述晶圆中；
外延形成半导体材料于所述开口中；
对具有所述半导体材料形成于其中的每一所述开口进行一或多个量测；以及
根据所述量测判断基材上的缺陷的存在，其中所述晶圆的所述开口的多个位置与所述基材中的多个凹陷的多个位置之间有一对一的对应。
2.如权利要求1的方法，其中
所述量测包含波长散布X射线光谱仪量测。
3.如权利要求1的方法，其中外延形成半导体材料的步骤包含分子束外延、液相外延、气相外延与选择性外延成长的至少一者。
4.如权利要求1的方法，其中形成介电层于晶圆上的步骤包含等离子增益化学气相沉积、低压化学气相沉积与次大气压化学气相沉积的至少一者。
5.如权利要求1的方法，其中
所述介电层的厚度的范围从3nm至50nm。
6.如权利要求1的方法，其中所述开口的面积为所述晶圆的面积的7％至28％。
7.如权利要求1的方法，其中每一所述开口具有一深度，该深度的范围从90nm至150nm。
8.如权利要求1的方法，其中所述半导体材料的厚度对所述开口的深度的比例的范围从0.2至1。
9.一种检测基材中的缺陷的存在与位置的方法，其特征在于包含：
利用外延成长制程形成半导体材料于参考晶圆的多个开口中；
对所述参考晶圆进行一或多个量测，以获得基线信号；
形成多个栅极堆叠与多个应力源区于多个基材中；
于形成所述栅极堆叠后，形成所述半导体材料于批次晶圆中的多个开口中；
对所述批次晶圆进行所述量测，以获得批次信号；
比较所述批次信号与所述基线信号；以及
基于比较所述批次信号与所述基线信号的步骤，判断缺陷是否存在于所述基材上。
10.如权利要求9的方法，其中
所述缺陷包含选择性损失缺陷。
11.如权利要求9的方法，其中形成所述应力源区是利用外延成长制程，其中所述缺陷包含残余物位于所述栅极堆叠的多个间隙壁上，所述残余物是由外延成长制程的前驱物与所述栅极堆叠的间隙壁的一者或多者之间的一反应所形成。
12.如权利要求9的方法，其中在所述批次晶圆中的所述开口的多个位置与所述应力源区在所述基材中的多个位置之间有一对一的对应。
13.如权利要求9的方法，其中
所述量测包含波长散布X射线光谱仪量测。
14.如权利要求9的方法，其中所述应力源区是设于利用一或多个蚀刻制程所形成的多个凹陷中，其中所述蚀刻制程是用以形成所述参考晶圆中的开口、以及所述批次晶圆中的开口。
15.如权利要求9的方法，其中
当所述批次信号不同于所述基线信号时，判断所述缺陷是存在的。
16.如权利要求9的方法，其中当所述批次信号等于所述基线信号时，判断所述缺陷是不存在的。
17.一种检测基材中的缺陷的存在与位置的方法，其特征在于包含：
形成介电层于第一半导体基材上；
形成多个开口延伸穿过所述介电层而进入所述第一半导体基材中；
形成化合物半导体材料于每一所述开口中，其中所述开口的多个位置、与用于半导体元件的制作制程中的第二半导体基材中的多个凹陷的多个位置之间有一对一的对应；
对具有所述化合物半导体材料形成于其中的每一所述开口进行一或多个量测；以及
根据所述量测判断所述第二半导体基材上的缺陷的存在。
18.如权利要求17的方法，其中
所述介电层包含氮氧化硅、氮化硅与碳掺杂的氮化硅中的至少一者。
19.如权利要求17的方法，其中所述介电层的厚度的范围从3nm至50nm。
20.如权利要求17的方法，其中位于每一所述开口中的化合物半导体材料的厚度的范围从30nm至70nm。
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