CN106385556A - 一种箭载ccd图像采集压缩系统 - Google Patents

Abstract

本发明公开了一种箭载CCD图像压缩系统，所述系统包括：多个图像采集压缩电路板和一个数据控制板；所述多个图像采集压缩电路板和数据控制板通过公共底板插接的方式连接在一起；每个图像采集压缩电路板支持连接4个摄像头，用于对接入的4路视频信号进行采集、压缩和缓存，然后通过RS‑422接口传输给数据控制板。本发明的系统采用专用压缩芯片，简化系统设计，降低功耗；可以根据箭上载荷的不同需求将图像采集模式分为巡航模式和事件模式；而且，该系统可扩展性强，能够通过简单的模块叠加实现摄像头视频通路的增加。

Description

一种箭载CCD图像采集压缩系统

技术领域

本发明涉及嵌入式系统设计领域，具体涉及一种箭载CCD图像采集压缩系统。

背景技术

探空火箭是一种用于临近空间的实地探测工具，广泛应用于中高层大气研究、临近空间电磁环境研究、微重力实验等。为了能够对探空火箭飞行环境，箭载实验载荷的运行进展情况有直观的观测，通过搭载箭上视频图像系统可以获得很好的效果。现今大多数探空火箭的箭上视频图像系统具有视频通道数、下行码流等限制，继承性较差，二次开发代价高，而可扩展易配置的模块化视频图像采集系统已逐渐成为趋势。

发明内容

本发明的目的在于克服图像采集系统模块化过程中存在的上述问题，设计出一种模块化的箭上CCD图像采集压缩系统，该系统能够实现低码流下多通道视频图像的传输，图像可根据不同需求配置不同的压缩效果。同时系统设计方案易于扩展摄像头通道路数，且配置方便，通过简单的参数设置能够适应不同的应用场合。而且该系统也能够满足类似输出带宽有限的其他应用场景。

为了实现上述目的，本发明提供了一种箭载CCD图像采集压缩系统，所述系统包括：多个图像采集压缩电路板和一个数据控制板；所述多个图像采集压缩电路板和数据控制板通过公共底板插接的方式连接在一起；每个图像采集压缩电路板支持连接4个摄像头，用于对接入的4路视频信号进行采集、压缩和缓存，然后通过RS-422接口传输给数据控制板。

上述技术方案中，所述图像采集压缩电路板包括：采集模块、图像压缩模块、控制核心FPGA、图像缓存区SDRAM和PROM代码存储模块；

所述采集模块用于将每路摄像头的视频模拟信号转换为数字图像信号；

所述图像压缩模块采用ADV212视频压缩芯片，用于对数字图像进行JPEG2000压缩；

所述控制核心FPGA，用于对ADV212视频压缩芯片进行初始化，ROM IP核生成，固件加载，参数配置，图像数据缓存，打包和数据下行传输；

所述图像缓存区SDRAM，用于对带宽负荷之外的图像数据进行缓存；

所述PROM代码存储模块，用于存储FPGA的程序代码msc文件以及ADV212固件；系统加电后，程序代码直接加载到FPGA内部的BRAM内，系统开始工作；ADV212固件加载到FPGA内部的ROM IP核内供芯片初始化调用。

上述技术方案中，所述图像压缩模块支持有损和无损压缩，其中，有损压缩比最高可达1：200。

上述技术方案中，所述图像采集压缩电路板使用三对差分线：选通、时钟和数据信号线，全部由发送端产；选通信号在无有效数据时保持高电平逻辑，在数据有效期间保持低电平逻辑，其下降沿与时钟下降沿对齐；设备开机时钟一直输出；串行数据在时钟上升推出，并至少保持一个时钟周期，接收方在时钟下降沿获取数据；在串行码流中，每字节的最高有效位首先传输，然后按照递减的次序跟着较低有效位，直至最低有效位输出。

上述技术方案中，所述控制核心FPGA包括DMA控制模块、“乒乓”模块、芯片控制模块和发送通道；

所述DMA控制模块，用于控制FPGA与ADV212的DMA通道进行数据传输；

所述“乒乓”模块，用于通过“乒乓”操作控制各通道图像数据的实时接收，避免多通道数据出现拥堵现象；

所述芯片控制模块的固件缓存区位于FPGA内部的BRAM中；在图像采集压缩电路板上电时将固件从PROM代码存储模块加载到固件缓存区，初始化ADV212视频压缩芯片时直接调用；

所述发送通道包括实时通道和缓存通道，采用不同的发送优先级别将压缩后的视频图像发送到所述数据控制板。

上述技术方案中，所述实时通道用于发送需要实时获取的图像数据，通道优先级较缓存通道高；所述缓存通道用于发送图像缓存区SDRAM中的图像数据；在带宽出现富余时，系统在保证实时通道的数据传输之外，将缓存在SDRAM中的图像数据发送出去。

上述技术方案中，初始化ADV212视频压缩芯片通过配置其直接寄存器、间接寄存器和加载固件实现；配置直接寄存器包括配置ADV212的时钟模式、引导模式和总线模式，配置间接寄存器为配置图像压缩参数，所述图像压缩参数包括：图像格式、压缩模式、输出格式和输出码流。

上述技术方案中，所述初始化ADV212芯片的具体步骤为：

步骤1)设置内部时钟，等待20us后，进入NO-BOOT主模式；

步骤2)第一次配置主机接口总线和控制模式，用于设置固件加载的方式，包括：数据传输位宽和接口模式；

步骤3)导入固件程序，加载ADV212固件；

步骤4)第二次配置主机接口总线和控制模式，用于设置压缩参数加载的方式；总线模式设置好之后，FPGA即可通过设置好的位宽和接口模式将固件参数以及压缩参数传输给ADV212芯片。

上述技术方案中，所述ADV212固件的数据结构为8192个宽度为32bit的数组；固件加载是利用FPGA的片上块状RAM资源，生成一个具有ROM功能的IP核，其宽度为32bit，深度为8192，然后将sea文件转换为IP核直接读取的coe文件，存储到偏上块状RAM内；固件程序在NO-BOOT模式下通过32位标准HOST接口的HDATA导入。

本发明的优势在于：

1、本发明的系统采用JPEG2000压缩方式，实现低码流下高压缩比的视频图像传输；同时支持有损压缩和无损压缩，在低码流下仍能够根据需要传输高质量的视频图像；

2、本发明的系统采用专用压缩芯片，简化系统设计，降低功耗；

3、本发明的系统可以实现压缩比、帧频、输出码流、巡航模式和事件模式等参数通过软件接口方便配置，适用于多种场合，避免重复设计；

4、本发明的系统可以根据箭上载荷的不同需求将图像采集模式分为巡航模式和事件模式；

5、本发明的系统可扩展性强，能够通过简单的模块叠加实现摄像头视频通路的增加。

附图说明

图1为本发明的单路视频图像链路连接图；

图2为本发明的图像采集压缩电路板结构图；

图3为多个图像采集压缩电路板间与公共底板插接方式示意图；

图4为本发明的ADV212初始化流程图；

图5为本发明的数据传输的“乒乓”操作流程图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细的说明。

如图1所示，一种箭载CCD图像压缩系统，所述系统包括：多个图像采集压缩电路板和数据控制板；每个电路板支持连接4个摄像头，用于对接入的4路视频信号进行采集、压缩、缓存；通过RS-422接口传输给数据控制板。

图像采集压缩电路板的控制核心选用Xilinx的Virtex-4系列FPGA芯片，具有丰富的块状RAM等资源，能够充分满足设计的需要。在本设计中，FPGA完成包括外围芯片控制、ROM IP核生成、固件加载、参数配置、图像数据缓存、打包、下行传输等功能。每路摄像头的视频模拟信号先经视频采集芯片转换为标准的8位ITU-R BT.656YCrCb 4:2:2数字格式，再经ADV212进行JPEG2000压缩，。根据配置参数的不同，将专有的ADV212固件与FPGA代码文件一起存储在板上PROM内。同时在FPGA内部的BRAM中开辟出一片固件缓存区，占用32k字节空间。在图像采集压缩电路板上电时将固件加载到固件缓存区，初始化ADV212时直接调用。各路通道视频图像数据压缩后，通过SRAM进行“乒乓”操作缓存，高频采集的图像则直接转入SDRAM进入缓存发送通道，图像数据由数据调度模块进行数据流控制，再经由RS-422通道发给箭载数传设备。在本实施例中包含两条图像链路，如图所示为单路视频图像链路连接图。

所述图像采集压缩电路板包括：采集模块、图像压缩模块、控制核心FPGA、图像缓存区SDRAM和PROM代码存储模块；

所述采集模块用于将每路摄像头的视频模拟信号转换为数字图像信号；

所述图像压缩模块采用ADV212视频压缩芯片，用于对数字图像进行JPEG2000压缩；所述图像压缩模块支持有损和无损压缩，其中，有损压缩比最高可达1：200。

所述控制核心FPGA，用于对ADV212视频压缩芯片进行初始化，ROM IP核生成，固件加载，参数配置，图像数据缓存，打包和数据下行传输；

所述图像缓存区SDRAM，用于对带宽负荷之外的图像数据进行缓存；

所述PROM代码存储模块，用于存储FPGA的程序代码msc文件以及ADV212的固件；系统加电后，程序代码直接加载到FPGA内部的BRAM内，系统开始工作；ADV212固件加载到FPGA内部的ROM IP核内供芯片初始化调用。

所述控制核心FPGA包括DMA控制模块、“乒乓”模块、芯片控制模块和发送通道；

所述DMA控制模块，用于控制FPGA与ADV212的DMA通道进行数据传输；

所述“乒乓”模块，用于通过“乒乓”操作控制各通道图像数据的实时接收，避免多通道数据出现拥堵现象；

所述芯片控制模块的固件缓存区位于FPGA内部的BRAM中；在图像采集压缩电路板上电时将固件从PROM代码存储模块加载到固件缓存区，初始化ADV212视频压缩芯片时直接调用；

所述发送通道包括实时通道和缓存通道，采用不同的发送优先级别将压缩后的视频图像发送到所述数据控制板。

单个图像采集压缩电路板的结构如图2所示，多个图采板模块通过多路复接技术进行整合，根据数管支持的最大通道数N，最多可支持4N个视频图像采集通路，完全满足探空火箭图像采集任务的需求。

多个图像采集压缩电路板通过采用公共底板插接的方式连接在一起，连接如图3所示，各图像采集压缩电路板分别通过同步RS422通道与数据控制板进行数据传输的，使用三对差分线，分别是选通(EN)、时钟(CLK)和数据(DATA)信号线，全部由发送端产生。选通信号在无有效数据时保持高电平逻辑，在数据有效期间保持低电平逻辑，其下降沿与时钟下降沿对齐；设备开机时钟可以一直输出；串行数据在时钟上升推出，并至少保持一个时钟周期，接收方在时钟下降沿获取数据。串行码流中，每字节的最高有效位(MSB)首先传输，然后按照递减的次序跟着较低有效位，直至最低有效位(LSB)输出。

缓存在SDRAM内的图像由RS422模块进行最终的下行码流控制，这样处理可以在带宽有限的情况下充分利用带宽。实时通道用于发送需要实时获取的图像数据，通道优先级较缓存通道高；在带宽出现富余时，系统在保证实时通道的数据传输之外，将缓存在SDRAM中的图像数据发送出去。

ADV212视频图像压缩芯片正确初始化是硬件压缩系统的关键。图4所示为ADV212初始化流程图。ADV212初始化主要是配置其直接寄存器、间接寄存器、加载固件等。直接寄存器包括配置ADV212的时钟模式、引导模式和总线模式，间接寄存器主要配置图像压缩参数，比如图像格式、压缩模式、输出格式、输出码流等。

ADV212初始化的过程为：

步骤1)设置内部时钟，等待20us后，进入NO-BOOT主模式；

步骤2)第一次配置主机接口总线和控制模式，用于设置固件加载的方式，如数据传输位宽和接口模式等；

步骤3)导入固件程序，加载压缩固件；

本实施例选用了ADI官网上最新版本的encode_2_18_3COMP_0.sea的ADV212固件，它的数据结构为8192个宽度为32bit的数组。采用的固件加载是充分利用Virtex-4的片上块状RAM资源，生成一个具有ROM功能的IP核，其宽度为32bit，深度为8192，然后将sea文件转换为改IP核可以直接读取的coe文件，存储到偏上块状RAM内。固件程序在NO-BOOT模式下通过32位标准HOST接口的HDATA导入。这种方案可以避免增加额外的片上存储芯片，简化了设计，相比传统的FLASH存储方式，固件加载更为迅速。

步骤4)第二次配置主机接口总线和控制模式，用于设置压缩参数加载的方式；总线模式设置好之后，FPGA即可通过设置好的位宽和接口模式将固件参数以及压缩参数传输给ADV212芯片；

具体配置ADV212芯片的压缩参数时，为了得到适用于CCD图像压缩的小波滤波器和小波变换级数，进行了大量的试验，通过分析不同小波滤波器和小波变换级数下压缩图像的PSNR值，并结合多样本主观判断，得到了最优的压缩参数。

实际仿真中发现，当ADV212内部图像数据占满它的RAM存储器后，ADV212会进入中断模式，需要重新初始化。为了避免这种情况，需要实时将ADV212内的图像数据及时读出，保证图像采集压缩电路板内4个通道图像数据不会出现阻塞现象。因此先将各个通道的图像数据通过“乒乓”操作缓存到FPGA的BRAM内，然后所有通道的数据再传输给SDRAM。“乒乓”操作是一种数据流水线传输方式，把“乒乓”操作模块看作一个整体，从这个模块的两端来看数据，输入数据流和输出数据流是连续不断的，没有任何停顿。“乒乓”操作常常应用于流水线式算法，完成数据的无缝缓冲与处理。如图5所示为“乒乓”操作流程图。

为了使ADV212输出符合遥测带宽限制，必须对其进行码流控制，可通过配置RCTYPE和RCVAL两个寄存器来实现有损压缩输出码流控制。令RCTYPE＝1，即可限定输出数据码流的最大带宽≤RCVAL*(1+5％)。RCVAL值的配置与BW有如下关系：

$RCVAL=\frac{BW*\mathrm{\η}}{8*(1+5\%)}---\left(1\right)$

其中η为数据占比，大小为：

$\mathrm{\η}=\frac{408}{422}---\left(2\right)$

在FPGA程序代码中留有一个参数配置接口，可供配置的图像参数如下表所示，可根据具体的需求进行合理配置。实际应用中只需更改相应的参数，配置简易方便。箭上载荷的试验通常分为巡航模式和事件模式，巡航模式下载荷试验并不开展，通常不需要多高的帧频；在事件模式下试验开始进行，通常根据需要选择较高的帧频进行试验观测，同时将图像压缩率调低从而获取更好的图像质量，在本设计中图像可支持无损压缩，可以满足对图像质量要求极高的情况。除此之外，如果是对火箭飞行环境进行观测等情况，则不存在巡航模式和事件模式的区别，则将事件模式的参数置零，火箭飞行时间内一视同仁。

本套图像采集与压缩系统最大限度地利用了有限的遥测带宽，提出了一种具有动态帧频和压缩比的图像压缩方案，可同时传输高帧频无损压缩和低帧频高压缩比的图像。采用JPEG2000压缩标准，解决了高码流的图像与有限带宽之间的矛盾，获得了该带宽下较为满意的图像质量。以“乒乓”操作的流水线作业方式实现多路图像通道数据吞吐。通过试验得出适用于CCD图像的压缩滤波器和小波变换级数。设计具有功耗小、集成度高、灵活性强等特点。本设计充分利用Virtex-4芯片的片内资源，用BRAM作为数据缓冲区，避免使用大量SRAM芯片，大大减小了系统尺寸和复杂度。除了用于箭上，本套系统同时也适用于其他类似的传输带宽有限的应用场合。

Claims (9)

1.一种箭载CCD图像压缩系统，所述系统包括：多个图像采集压缩电路板和一个数据控制板；所述多个图像采集压缩电路板和数据控制板通过公共底板插接的方式连接在一起；每个图像采集压缩电路板支持连接4个摄像头，用于对接入的4路视频信号进行采集、压缩和缓存，然后通过RS-422接口传输给数据控制板。

2.根据权利要求1所述的箭载CCD图像压缩系统，其特征在于，所述图像采集压缩电路板包括：采集模块、图像压缩模块、控制核心FPGA、图像缓存区SDRAM和PROM代码存储模块；

所述采集模块用于将每路摄像头的视频模拟信号转换为数字图像信号；

所述图像压缩模块采用ADV212视频压缩芯片，用于对数字图像进行JPEG2000压缩；

所述控制核心FPGA，用于对ADV212视频压缩芯片进行初始化，ROM IP核生成，固件加载，参数配置，图像数据缓存，打包和数据下行传输；

所述图像缓存区SDRAM，用于对带宽负荷之外的图像数据进行缓存；

所述PROM代码存储模块，用于存储FPGA的程序代码msc文件以及ADV212固件；系统加电后，程序代码直接加载到FPGA内部的BRAM内，系统开始工作；ADV212固件加载到FPGA内部的ROM IP核内供芯片初始化调用。

3.根据权利要求2所述的箭载CCD图像压缩系统，其特征在于，所述图像压缩模块支持有损和无损压缩，其中，有损压缩比最高可达1：200。

4.根据权利要求1所述的箭载CCD图像压缩系统，其特征在于，所述图像采集压缩电路板使用三对差分线：选通、时钟和数据信号线，全部由发送端产；选通信号在无有效数据时保持高电平逻辑，在数据有效期间保持低电平逻辑，其下降沿与时钟下降沿对齐；设备开机时钟一直输出；串行数据在时钟上升推出，并至少保持一个时钟周期，接收方在时钟下降沿获取数据；在串行码流中，每字节的最高有效位首先传输，然后按照递减的次序跟着较低有效位，直至最低有效位输出。

5.根据权利要求2所述的箭载CCD图像压缩系统，其特征在于，所述控制核心FPGA包括DMA控制模块、“乒乓”模块、芯片控制模块和发送通道；

所述DMA控制模块，用于控制FPGA与ADV212的DMA通道进行数据传输；

所述“乒乓”模块，用于通过“乒乓”操作控制各通道图像数据的实时接收，避免多通道数据出现拥堵现象；

所述芯片控制模块的固件缓存区位于FPGA内部的BRAM中；在图像采集压缩电路板上电时将固件从PROM代码存储模块加载到固件缓存区，初始化ADV212视频压缩芯片时直接调用；

所述发送通道包括实时通道和缓存通道，采用不同的发送优先级别将压缩后的视频图像发送到所述数据控制板。

6.根据权利要求5所述的箭载CCD图像压缩系统，其特征在于，所述实时通道用于发送需要实时获取的图像数据，通道优先级较缓存通道高；所述缓存通道用于发送图像缓存区SDRAM中的图像数据；在带宽出现富余时，系统在保证实时通道的数据传输之外，也将缓存在SDRAM中的图像数据发送出去。

7.根据权利要求5所述的箭载CCD图像压缩系统，其特征在于，初始化ADV212视频压缩芯片通过配置其直接寄存器、间接寄存器和加载固件实现；配置直接寄存器包括配置ADV212的时钟模式、引导模式和总线模式，配置间接寄存器为配置图像压缩参数，所述图像压缩参数包括：图像格式、压缩模式、输出格式和输出码流。

8.根据权利要求7所述的箭载CCD图像压缩系统，其特征在于，所述初始化ADV212芯片的具体步骤为：

步骤1)设置内部时钟，等待20us后，进入NO-BOOT主模式；

步骤2)第一次配置主机接口总线和控制模式，用于设置固件加载的方式，包括：数据传输位宽和接口模式；

步骤3)导入固件程序，加载ADV212固件；

步骤4)第二次配置主机接口总线和控制模式，用于设置压缩参数加载的方式；总线模式设置好之后，FPGA即可通过设置好的位宽和接口模式将固件参数以及压缩参数传输给ADV212芯片。

9.根据权利要求8所述的箭载CCD图像压缩系统，其特征在于，所述ADV212固件的数据结构为8192个宽度为32bit的数组；固件加载是利用FPGA的片上块状RAM资源，生成一个具有ROM功能的IP核，其宽度为32bit，深度为8192，然后将sea文件转换为IP核直接读取的coe文件，存储到偏上块状RAM内；固件程序在NO-BOOT模式下通过32位标准HOST接口的HDATA导入。