CN106385311B - 一种基于fpga的复混沌简化系统的混沌信号发生器 - Google Patents

Abstract

本发明具体涉及一种基于FPGA的复混沌简化系统的混沌信号发生器。本发明由四个模块构成，分别是分频器模块，寄存器模块，浮点数运算模块，浮点数转整形数模块；分频器模块产生clk信号，提供其他模块使用的时钟信号，模块的输入为板上晶振产生频率为50MHz的系统时钟，输出为clk信号；寄存器模块用于存放系统的初值和作为输出数据的缓存，在分频器引出的时钟clk作用下，将寄存器中的数据输出给下一级浮点数运算模块。本发明将结合复混沌系统的简化系统，以复Lü简化混沌系统为例设计四个核心模块实现基于FPGA的复混沌简化系统的混沌信号发生器。

Description

一种基于FPGA的复混沌简化系统的混沌信号发生器

技术领域

本发明具体涉及一种基于FPGA的复混沌简化系统的混沌信号发生器。

背景技术

混沌保密通信和混沌信息加密是通信和计算机领域的研究热点，许多国家已经将相关研究成果应用于现代战争中。混沌的应用以实际混沌系统为基础，目前在混沌信号发生器设计方面已经有了很多研究成果。实现混沌信号发生器主要有以下两种方案：1)模拟混沌电路，可利用电阻、电容和运算放大器等电子元器件实现混沌电路；2)数字混沌信号发生器，可在单片机、DSP或FPGA等硬件平台进行设计，但这种混沌信号并不是真正意义下的混沌。目前很多关于混沌系统的设计还是处于研发阶段，而且很多设计缺少灵活性，需要完善的地方还有很多，很难达到军事或商业应用的要求，并没有大规模的投入到实际应用中。因此，混沌信号发生器的设计还需要进一步研究才能满足现代市场化的要求。本发明将结合复混沌系统的简化系统，以复Lü简化混沌系统为例实现基于FPGA的复混沌简化系统的混沌信号发生器的实现方法。

发明内容

本发明的目的在于提供一种基于FPGA的复混沌简化系统的混沌信号发生器。

由四个模块构成，分别是分频器模块，寄存器模块，浮点数运算模块，浮点数转整形数模块；分频器模块产生clk信号，提供其他模块使用的时钟信号，模块的输入为板上晶振产生频率为50MHz的系统时钟，输出为clk信号；寄存器模块用于存放系统的初值和作为输出数据的缓存，在分频器引出的时钟clk作用下，将寄存器中的数据输出给下一级浮点数运算模块，输入为initial语句产生的初始值，上个时钟信号浮点数运算模块产生的经过计算后的数据和时钟频率clk，输出为在当前时钟信号clk作用下寄存器缓存的数据；浮点数运算模块用于计算浮点数，包括浮点数的乘法和浮点数的加法运算，输入为时钟信号clk，寄存器缓存的寄存器数据，输出为在时钟信号clk作用下经过该模块计算后的寄存器数据；浮点数转整形数模块的作用是因为FPGA只能处理整形数，通过该模块产生能使FPGA使用的整形数；其输入信号为时钟信号clk，浮点数运算模块产生的浮点数，输出为在时钟信号clk作用下浮点数运算模块产生的浮点数对应的整形数；

分频器模块：

采用计数器分频，当复位键按下时，计数器清零，而当计数器计到预定数值时，使输出信号电平发生翻转，同时计数器清零，调整计数器的计数参数范围，得到需要的分频时钟。

寄存器模块：

定义的reg寄存器是32位，在reg寄存器初始化的过程中采用initial语句赋值，且initial语句只执行一次，对reg寄存器赋予不同的初值；

浮点数运算模块：

在系统运行时，系统产生的数据是32位的单精度浮点数，调用Quartus Ⅱ软件里自带的浮点数运算处理模块；

浮点数转整形数模块：

在宏功能浮点数运算模块运算完成之后，把浮点数转换为整形数，采用QuartusⅡ软件里自带的浮点数转整形数的宏功能模块，其中设置输入为32位单精度浮点数，输出数据的位数结合所选用的数模转换芯片定为12位。

本发明的有益效果在于：

本发明将结合复混沌系统的简化系统，以复Lü简化混沌系统为例设计四个核心模块实现基于FPGA的复混沌简化系统的混沌信号发生器。

附图说明

图1混沌信号发生器四个模块之间连接关系示意图。

图2-1系统(8)中状态变量x的时域波形图。

图2-2系统(8)中状态变量y的时域波形图。

图2-3系统(8)中状态变量z的时域波形图。

图3-1系统(8)中状态变量x与状态变量y的二维相图。

图3-2系统(8)中状态变量x与状态变量z的二维相图。

图3-3系统(8)中状态变量y与状态变量z的二维相图。

图4复Lü系统简化系统的RTL视图。

图5分频器仿真波形。

图6寄存器仿真波形。

图7浮点数转整形数仿真波形。

图8复Lü系统简化系统的原理图设计。

图9复Lü系统简化系统的数值仿真。

图10-1示波器中x的时域波形。

图10-2示波器中y的时域波形。

图10-3示波器中z的时域波形。

图11-1示波器中x与y的二维相图。

图11-2示波器中x与z的二维相图。

图11-3示波器中y与z的二维相图。

图12混沌信号发生器的设计流程图。

具体实施方式

下面结合附图对本发明做进一步描述。

混沌保密通信和混沌信息加密是通信和计算机领域的研究热点，许多国家已经将相关研究成果应用于现代战争中。混沌的应用以实际混沌系统为基础，目前在混沌信号发生器设计方面已经有了很多研究成果。实现混沌信号发生器主要有以下两种方案：1)模拟混沌电路，可利用电阻、电容和运算放大器等电子元器件实现混沌电路；2)数字混沌信号发生器，可在单片机、DSP或FPGA等硬件平台进行设计，但这种混沌信号并不是真正意义下的混沌。目前很多关于混沌系统的设计还是处于研发阶段，而且很多设计缺少灵活性，需要完善的地方还有很多，很难达到军事或商业应用的要求，并没有大规模的投入到实际应用中。因此，混沌信号发生器的设计还需要进一步研究才能满足现代市场化的要求。本发明将结合复混沌系统的简化系统，以复Lü简化混沌系统为例设计四个核心模块实现基于FPGA的复混沌简化系统的混沌信号发生器。

该混沌信号发生器主要由四个模块构成，分别是分频器模块，寄存器模块，浮点数运算模块，浮点数转整形数模块。分频器模块的作用是产生clk信号，用于提供其他模块使用的时钟信号。该模块的输入为板上晶振产生频率为50MHz的系统时钟，输出为clk信号。寄存器模块用于存放系统的初值和作为输出数据的缓存，在分频器引出的时钟clk作用下，将寄存器中的数据输出给下一级浮点数运算模块。它的输入为initial语句产生的初始值，上个时钟信号浮点数运算模块产生的经过计算后的数据和时钟频率clk，输出为在当前时钟信号clk作用下寄存器缓存的数据。浮点数运算模块用于计算浮点数，主要包括浮点数的乘法和浮点数的加法运算。它的输入为时钟信号clk，寄存器缓存的寄存器数据，输出为在时钟信号clk作用下经过该模块计算后的寄存器数据。浮点数转整形数模块的作用是因为FPGA只能处理整形数，而之前使用的浮点数运算器，所以要通过该模块产生能使FPGA使用的整形数。其输入信号为时钟信号clk，浮点数运算模块产生的浮点数，输出为在时钟信号clk作用下浮点数运算模块产生的浮点数对应的整形数。

由于FPGA是数字逻辑器件，只能处理离散化的数字信号，所以需要将连续系统的连续微分方程进行离散化处理，简单Euler法、改进型Euler法和Runge-Kutta法是常微分方程系统近似求解的常用方法。简单Euler法易于实现，使用DSP和FPGA实现时占用器件的逻辑资源少，但是实现的精度却受到算法本身的限制，精度不是很高；而改进Euler法和Runge-Kutta法实现起来相对要困难一些，占用DSP和FPGA的资源也较多，但是提高了精度，因此我们可以根据实际需求合理选择使用哪种算法，下面采用Euler法来实现。

简单欧拉法是根据导数的极限定义推导出来的。根据导数的定义易知x(t)在任意点处的导数为：

其中x(t)是时间连续的状态变量，t是时间变量，Δt是时间变量t的增量。当Δt趋向于0时，式(1)可以近似改写为：

式(2)是简单欧拉法的实现原理，利用式(2)，可以对微分方程进行离散化处理。即由连续方程转化为迭代方程，n为当前迭代次数。

下面以复Lü系统为例，进行复混沌系统的简化及其FPGA实现。对简化后的系统进行硬件实现，可以在使用较少的硬件资源的情况下得到相同的效果。

首先对于一个复混沌系统，对其系统方程进行虚实部分离，在所得的等效方程中，如果所有的复变量分离之后得到的两个方程在结构上相同，那么该系统复变量的虚部与实部之间存在比例关系，则系统可以简化；反之，如果存在复变量分离而得的两个方程结构不同，则系统不能简化。

对于复Lü系统，由于系统中复变量的存在，虚实分离处理后，系统可看成一个五维超混沌系统，系统结构相对比较复杂，若直接基于FPGA实现混沌信号发生器，需要消耗硬件资源：

13个浮点乘法器+5个浮点加法器

因为复Lü系统的简化系统实现了对原复混沌系统的降维，结构简单很多，若以其为基础实现，只需要：

8个浮点乘法器+3个浮点加法器

1.复Lü系统的简化及分析

复Lü系统的方程如下所示：

式中x,y,z是3个时间连续的状态变量，是状态变量的导数，其中x和y是复变量，z是实变量，和分别表示x和y的共轭。且x＝x_r+jx_i，y＝y_r+jy_i，是虚数单位。(σ,a,b)＝(36,20,1)是由系统(3)决定的参数。若令复变量的虚部x_i＝0，y_i＝0，那么有x＝x_r，y＝y_r且方程(3)就变成实Lü方程的形式，因此复Lü系统是实Lü系统在复数域上的扩展。对于复Lü混沌系统，两个复变量虚实分离之后可得和可以看到每一组的两个方程都具有相同的结构，满足判定定律，故可得简化系统如下：

且有

其中k为比例系数。

使用式(2)对方程(4)做离散化处理可以得到：

改写上式为

移项后可得迭代方程

经过上式的处理，将微分方程组变为了一个结构简单的迭代方程组。当时间函数的增量Δt取值足够小时，迭代方程组式(7)即可逼近原微分方程组，在下文的分析中取Δt＝0.001。

2.Matlab仿真程序设计及仿真结果

当系统参数时，复Lü系统处于混沌状态，且当初始值为(x_r+jx_j,y_r+jy_i,z)＝(1+j1,3+j3,0)时，k＝1。将这些参数代入式(7)可得

运算的迭代次数n取为40000，数据类型选用单精度浮点数，利用Matlab进行离散迭代仿真，得到状态变量的时域波形图和二维相图。

3.复Lü系统简化系统的Verilog HDL程序设计

在Altera公司的FPGA开发工具Quartus Ⅱ软件里，有一些内带的基本宏功能模块可供用户选择调用，如乘法器、选择器、移位寄存器等等。这些基本模块都是由硬件描述语言来编写的，用户可以直接调用这些宏功能模块，然后设置好设计需要的参数即可，大大降低了设计难度，而且提高了设计的可靠性。在设计中，需要进行浮点数的乘法运算、加法运算以及减法运算，然而FPGA本身不能处理浮点数，因此在这里利用Quartus Ⅱ软件里面自带的浮点数加法、减法和乘法器等宏功能模块，配置出满足设计所需的浮点数运算处理模块，然后实例化调用。

模块化设计是FPGA开发的重要技巧，能够使大型的系统分成若干小块，调试仿真更加容易，代码的维护也更加方便。根据设计需要可以把系统划分为四大模块，分别是分频器模块，寄存器模块，浮点数运算模块，浮点数转整形数模块。

经过综合可以得到整个离散化的混沌状态方程综合后的RTL视图。在图4中，gen_divd是分频模块实例化后的结果，其功能是对FPGA的50MHz主时钟进行分频处理，将分频后的时钟作为系统的全局时钟输入，以达到与数模转换芯片转换速度匹配的要求。而equ01、equ02和equ03这三个模块分别是式(7)所对应的三个离散化的状态方程综合后的RTL视图，可以看到每个模块都与其它模块有输入和输出的联系，说明每个方程不是独立的，而是相互影响的，这也正与混沌状态的特性紧密相关。图中的convert_x、convert_y和convert_z是三个浮点数转整形数模块，它们的输入是离散化状态方程迭代运算之后的数值，其输出分别对应12位的整形数x、y和z，将x、y和z输入到数模转换芯片里即可在外部示波器上观察到Lü系统的时域波形和其二维混沌吸引子。

1)分频器模块

由于采用的FPGA主时钟为50MHz，系统时钟较快，而选用的高速数模转换器LTC1450的转换速度还是不能够与之相匹配，因此在这里需要将系统的主时钟进行分频处理，采用的方法是计数器分频。当复位键按下时，计数器清零，而当计数器计到某一个数值时，使输出信号电平发生翻转，同时计数器清零。调整计数器的计数参数范围，即可得到需要的分频时钟。

在图5中，clkin是输入的时钟，clkout是分频后的输出时钟，当reset为高电平时，计数器清零，输出为零；reset为低电平时，计数器正常计数，开始输出分频后的时钟，从图中易知分频值为2分频。

2)寄存器模块

在综合RTL视图中，可以看到应用了三个寄存器来存放系统的初值和作为输出数据的缓存，由于运算的数据是单精度浮点数，因此定义的reg寄存器是32位，在reg寄存器初始化的过程中可以采用initial语句赋值，且initial语句只执行一次，对reg寄存器赋予不同的初值。在图6中，clk是输入时钟，regin是reg寄存器的输入值，regout是reg寄存器的输出。从图中可以看到，regout的初始值为3F800000对应的十进制数为1，且在输入时钟clk的作用下，regout每28个时钟周期对regin采样一次。

3)浮点数运算模块

在系统运行时，系统产生的数据是32位的单精度浮点数，而FPGA本身不能处理浮点数，因此需要调用Quartus Ⅱ软件里自带的浮点数运算处理模块。

4)浮点数转整形数模块

由于FPGA只能处理二进制的整形数数据，因此在宏功能浮点数运算模块运算完成之后，需要把浮点数转换为整形数，在这里采用的也是Quartus Ⅱ软件里自带的浮点数转整形数的宏功能模块，其中设置输入为32位单精度浮点数，输出数据的位数结合所选用的数模转换芯片定为12位。在图7中，clock是输入时钟，dataa是输入的32位单精度浮点数，result是浮点数转换成为12位整形数输出的结果，图中输入的三个浮点数对应的十进制数依次为2.85、143.2和25.49，输出的结果依次为3、143和25。

在图8中，alt_mul是浮点乘法器，共8个。alt_add是浮点加减法器，共3个。dataa[31..0]代表32位输入数据a，datab[31..0]代表32位输入数据b，result[31..0]代表32位输出，reg0是寄存器。全局公用同一个时钟频率clk。

在用Verilog HDL语言编写完成整个系统后，利用Quartus Ⅱ自带的仿真器进行数值仿真，仿真的结果如下图9所示。图中截取的是系统仿真结果稳定后的部分输出图样。由于系统是赋有初值的，因此在时钟信号clk的作用下，系统会自动按照式(7)所提供的规律进行迭代运算，xn、yn、zn是系统按照浮点数形式的输出。考虑到图2中复Lü系统简化系统的时域波形，易知x、y的幅度范围在-2000-2000之间，z的幅度范围在0-2000之间，而数模转换芯片LTC1450是单极性输入输出，因此在此基础上需要对x、y和z进行处理。在这里对x、y分别加上2000，相当于对x和y的时域波形往上进行平移，对z扩大2倍，相当于放大两倍。处理后x、y和z的范围都在0-4000之间，而且处理后的时域波形的图样是不变的，另外12位二进制数能够表示的无符号数的范围是0-4096，转换后的数值刚好在这个范围内，所以转换处理后的数据可以直接送给数模转换芯片LTC1450，输出结果直接送给外部示波器显示即可观察到复Lü系统简化系统的时域波形和其二维混沌吸引子。

本发明首先判断复混沌系统是否可以简化，将简化后的复混沌系统做离散化处理，将微分方程组变为了一个结构简单的迭代方程组。根据迭代方程组编写Verilog文件，生成综合后的RTL视图，烧写到FPGA开发板后，用示波器观察。

Claims (1)

1.一种基于FPGA的复混沌简化系统的混沌信号发生器，其特征在于：

首先对于一个复混沌系统，对其系统方程进行虚实部分离，在所得的等效方程中，如果所有的复变量分离之后得到的两个方程在结构上相同，那么该系统复变量的虚部与实部之间存在比例关系，则系统可以简化；反之，如果存在复变量分离而得的两个方程结构不同，则系统不能简化；

混沌信号发生器由四个模块构成，分别是分频器模块，寄存器模块，浮点数运算模块，浮点数转整形数模块；分频器模块产生clk信号，提供其他模块使用的时钟信号，模块的输入为板上晶振产生频率为50MHz的系统时钟，输出为clk信号；寄存器模块用于存放系统的初值和作为输出数据的缓存，在分频器引出的时钟clk作用下，将寄存器中的数据输出给下一级浮点数运算模块，输入为initial语句产生的初始值，上个时钟信号浮点数运算模块产生的经过计算后的数据和时钟频率clk，输出为在当前时钟信号clk作用下寄存器缓存的数据；浮点数运算模块用于计算浮点数，包括浮点数的乘法和浮点数的加法运算，输入为时钟信号clk，寄存器缓存的寄存器数据，输出为在时钟信号clk作用下经过该模块计算后的寄存器数据；浮点数转整形数模块的作用是因为FPGA只能处理整形数，通过该模块产生能使FPGA使用的整形数；其输入信号为时钟信号clk，浮点数运算模块产生的浮点数，输出为在时钟信号clk作用下浮点数运算模块产生的浮点数对应的整形数；

分频器模块：

采用计数器分频，当复位键按下时，计数器清零，而当计数器计到预定数值时，使输出信号电平发生翻转，同时计数器清零，调整计数器的计数参数范围，得到需要的分频时钟；

寄存器模块：

定义的reg寄存器是32位，在reg寄存器初始化的过程中采用initial语句赋值，且initial语句只执行一次，对reg寄存器赋予不同的初值；

浮点数运算模块：

在系统运行时，系统产生的数据是32位的单精度浮点数，调用QuartusⅡ软件里自带的浮点数运算处理模块；

浮点数转整形数模块：

在宏功能浮点数运算模块运算完成之后，把浮点数转换为整形数，采用QuartusⅡ软件里自带的浮点数转整形数的宏功能模块，其中设置输入为32位单精度浮点数，输出数据的位数结合所选用的数模转换芯片定为12位。