CN106372032B - 一种fpga动态重构方法 - Google Patents

一种fpga动态重构方法 Download PDF

Info

Publication number
CN106372032B
CN106372032B CN201610811460.1A CN201610811460A CN106372032B CN 106372032 B CN106372032 B CN 106372032B CN 201610811460 A CN201610811460 A CN 201610811460A CN 106372032 B CN106372032 B CN 106372032B
Authority
CN
China
Prior art keywords
data
write
icap
fpga
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201610811460.1A
Other languages
English (en)
Other versions
CN106372032A (zh
Inventor
陶飞
邹孝付
左颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beihang University
Original Assignee
Beihang University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beihang University filed Critical Beihang University
Priority to CN201610811460.1A priority Critical patent/CN106372032B/zh
Publication of CN106372032A publication Critical patent/CN106372032A/zh
Application granted granted Critical
Publication of CN106372032B publication Critical patent/CN106372032B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G06F15/7871—Reconfiguration support, e.g. configuration loading, configuration switching, or hardware OS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

本发明涉及一种FPGA动态重构方法，包括：利用FPGA读取存储在片外Flash中的不同偏移地址处的配置文件，通过自行编写的状态机将读取到的配置文件写入FPGA内部的ICAP(内部配置访问端口)，以完成FPGA的本地动态重构；利用以太网将各个配置文件传输到FPGA内部并利用编写的状态机将各个配置文件存储在FPGA内部的BRAM中，最后利用编写的状态机将BRAM中的配置文件烧写进片外Flash，以完成FPGA的远程动态重构。本发明相比于常用的实现FPGA动态重构的方法而言，能够使得存储在片外Flash中的配置文件的个数大大提高，片外Flash与FPGA的连接也不受固定管脚的约束，不需要第三方协议芯片的协助，Flash的类型也不受约束。

Description

一种FPGA动态重构方法
技术领域
本发明具体涉及一种FPGA动态重构方法，属于电子工程和计算机科学领域。
背景技术
FPGA的动态重构已经越来越多的应用到各个领域，FPGA的动态重构主要就是基于时分复用的思想在FPGA内部同一区域上分时实现不同的逻辑功能。目前常用的实现FPGA动态重构的方法主要分为以下三种(以Xilinx公司的Virtex-5系列FPGA芯片为例)：
(1)基于Platform Flash PROM的重构方式
此种重构方式虽然是最常用的方式，但是这里的Platform Flash PROM是Xilinx公司为配置FPGA而设计的专用Flash芯片，其普适性大大降低；同时，由于Xilinx公司对Platform Flash的限制，导致只能存储至多4种配置文件在其内部，这严重限制了大型系统的重构设计；此种方式中的Flash芯片需要连接到FPGA指定的管脚，这也限制了使用的灵活性；需要通过软件或者硬件跳线的方式选择相对应的配置方式，这就需要开发人员熟悉一款FPGA芯片的配置细节，增加了设计难度。但是不可否认，此种方式的实时性是最高的。
(2)基于BPI Flash PROM的重构方式
此种重构方式所采用的BPI Flash种类受到限制；也只能存储至多4种配置文件在其内部；也需要通过软件或者硬件跳线的方式选择相对应的配置方式；Flash芯片也需要连接到FPGA指定的管脚。
(3)基于System ACE CF的重构方式
此种配置方式是最方便的一种，屏蔽了很多底层细节，相关配置功能完全由Xilinx公司的System ACE芯片完成，这也就限制了开发人员的主动性，同时使得重构系统的设计完全受制于第三方芯片。此种方式的实时性是最低的。
通过以上分析可以看出，目前实现FPGA动态重构的方法都存在很多不足，包括Flash芯片种类的限制、Flash内部可存储的配置文件个数的限制、Flash需要连接到FPGA固定管脚的限制以及受制于第三方控制芯片的限制。本发明在研究FPGA(XilinxVirtex-5系列)底层配置原理的基础上，提出一种FPGA动态重构方法，该方法可以有效解决上述FPGA动态重构时的不足。
发明内容
本发明的目的在于克服现有技术的不足，提供一种FPGA动态重构方法，实现FPGA重构设计的简单易行化。
本发明解决其技术问题是采取以下技术方案实现的：一种FPGA动态重构方法，步骤如下：
步骤一：当重构模式为本地重构时，利用FPGA读取存储在片外Flash中的不同偏移地址处的配置文件，通过状态机将读取到的配置文件写入FPGA内部的ICAP，即内部配置访问端口，以完成FPGA的本地动态重构；
步骤二：当重构模式为远程重构时，利用以太网将各个配置文件传输到FPGA内部并利用编写的状态机将各个配置文件存储在FPGA内部的BRAM中，利用状态机将BRAM中的配置文件烧写进片外Flash，以完成FPGA的远程动态重构。
本发明的关键技术在于FPGA内部状态机的设计，需要判断配置文件的起止标志以及ICAP端口信号的时序控制。本发明相比于常用的实现FPGA动态重构的方法而言，能够使得存储在片外Flash中的配置文件的个数大大提高、片外Flash与FPGA的连接也不受固定管脚的约束、不需要第三方协议芯片的协助、Flash的类型也不受约束。
包括如下步骤：
步骤一中，当重构模式为本地重构时，此时Flash中的不同偏移地址处已经存储了不同的配置文件：
①以4字节为一组读取Flash中的目标配置文件，同时将读取到的数据写入ICAP；
②编写状态机控制ICAP端口信号的时序，首先使ICAP工作在X32模式。第一个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0x00000000；
③第二个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为低电平即逻辑‘0’、数据输入信号为①中读取到的4字节数据；
④第三个时钟周期：设置ICAP的片选信号为低电平即逻辑‘0’、读写信号为低电平即逻辑‘0’、数据输入信号为①中读取到的4字节数据；
⑤第四个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0xaaaaaaaa；
⑥步骤②-⑤完成了①中读取到的4字节数据的写入ICAP，接着继续以4字节为一组读取Flash数据，当读取到的数据不是十六进制0x000000b0时，重复步骤①-⑤；当读取到十六进制0x000000b0时，按照②-⑤将0x000000b0写入ICAP，同时继续以4字节为一组读取Flash数据，当紧接着读取到的数据为十六进制0x04000000时，按照②-⑤将0x04000000写入ICAP，此时就完成了目标配置文件在FPGA中的动态重构。
步骤二中，当重构模式为远程重构时，此时首先需要在状态机的控制下将远程的配置文件写入片外Flash：
①编写状态机读取网络传输过来的配置数据，并同时计数，当接收到的数据大小小于102字节时，忽略这些数据；当接收到的数据大小大于等于103字节时，将此时接收到的数据进行基于字节的大小端转换，即一个字节的最高位当作最低位、最低位当作最高位，然后将转换后的数据写入FPGA内部的BRAM(Block RAM)中；
②直到接收到的数据为十六进制0x000000b0，并写入BRAM；
③此时再次接收4字节的数据，当此时的数据为十六进制0x04000000时，将其写入BRAM；
④然后在状态机控制下将BRAM中的数据烧写进片外Flash；
⑤以4字节为一组读取Flash中的目标配置文件，同时将读取到的数据写入ICAP；
⑥编写状态机控制ICAP端口信号的时序，首先使ICAP工作在X32模式。第一个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0x00000000；
⑦第二个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为低电平即逻辑‘0’、数据输入信号为⑤中读取到的4字节数据；
⑧第三个时钟周期：设置ICAP的片选信号为低电平即逻辑‘0’、读写信号为低电平即逻辑‘0’、数据输入信号为⑤中读取到的4字节数据；
⑨第四个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0xaaaaaaaa；
⑩步骤⑥-⑨完成了⑤中读取到的4字节数据的写入ICAP，接着继续以4字节为一组读取Flash数据，当读取到的数据不是十六进制0x000000b0时，重复步骤⑤-⑨；当读取到十六进制0x000000b0时，按照⑥-⑨将0x000000b0写入ICAP，同时继续以4字节为一组读取Flash数据，当紧接着读取到的数据为十六进制0x04000000时，按照⑥-⑨将0x04000000写入ICAP，此时就完成了目标配置文件在FPGA中的动态重构。
本发明设计的动态重构方法适用于Xilinx公司的所有Virtex-5FPGA芯片。
本发明与现有技术相比的优点在于：
(1)通过在FPGA内部设计状态机来完成基于普通Flash芯片的FPGA动态重构，相比于常用的实现FPGA动态重构的方法而言，本发明能够使得存储在片外Flash中的配置文件的个数大大提高、片外Flash与FPGA的连接也不受固定管脚的约束、不需要第三方协议芯片的协助、Flash的类型也不受约束，实现FPGA重构设计的简单易行化。
(2)由于本发明设计的重构方式完全基于自行编写的状态机控制，所以片外Flash与FPGA的接连不需要指定特定的管脚，即Flash可以连接到FPAG的普通I/O上，增加了设计的灵活性；
(3)设计人员不需要专门配置FPGA的配置模式管脚，减轻了设计难度；
(4)片外Flash中存储的配置文件的个数完全受Flash空间本身的大小决定，而不是其他重构方式(基于Platform Flash PROM、基于BPI Flash PROM)中的4个，这也有力的解决了复杂系统配置文件较多而带来的难题；
(5)片外Flash的型号没有限制(基于Platform Flash PROM的方式中必须要用Xilinx专用的Platform Flash，基于BPI Flash PROM的方式中的BPI Flash也有型号的限制)，不管是SPI Flash还是BPI Flash，因为Flash的读写完全受自行编写的状态机控制，增加了设计的灵活性；
(6)相比于基于System ACE CF的重构方式，本发明设计的重构方式完全摆脱了第三方(Xilinx的System ACE芯片)芯片的制约。
附图说明
图1为本发明的结构框图；
图2为本发明的FPGA重构状态机流程图。
具体实施方式
下面结合附图对本发明做进一步详细的描述。
系统结构框图如图1所示，本发明涉及一种FPGA动态重构方法，在本地重构时，通过自行设计的状态机将片外Flash中的数据读取并写入到FPGA内部的ICAP中，此过程中的ICAP同样需要状态机的控制；在远程重构中，利用自行编写的状态机完成网络流数据的接收、判断、转换并存入BRAM，待接收到一个配置文件的结束标志位时，将BRAM中的数据烧写进Flash，接着按照本地重构的方式进行重构。
FPGA重构状态机流程图如图2所示，其具体实施方式如下：
步骤(1)当重构模式为本地重构时(此时Flash中的不同偏移地址处已经存储了不同的配置文件)：
①以4字节为一组读取Flash中的目标配置文件，同时将读取到的数据写入ICAP；
②编写状态机控制ICAP端口信号的时序，首先使ICAP工作在X32模式。第一个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0x00000000；
③第二个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为低电平即逻辑‘0’、数据输入信号为①中读取到的4字节数据；
④第三个时钟周期：设置ICAP的片选信号为低电平即逻辑‘0’、读写信号为低电平即逻辑‘0’、数据输入信号为①中读取到的4字节数据；
⑤第四个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0xaaaaaaaa；
⑥步骤②-⑤完成了①中读取到的4字节数据的写入ICAP，接着继续以4字节为一组读取Flash数据，当读取到的数据不是十六进制0x000000b0时，重复步骤①-⑤；当读取到十六进制0x000000b0时，按照②-⑤将0x000000b0写入ICAP，同时继续以4字节为一组读取Flash数据，当紧接着读取到的数据为十六进制0x04000000时，按照②-⑤将0x04000000写入ICAP，此时就完成了目标配置文件在FPGA中的动态重构。
步骤(2)当重构模式为远程重构时(此时首先需要在状态机的控制下将远程的配置文件写入片外Flash)：
①编写状态机读取网络传输过来的配置数据，并同时计数，当接收到的数据大小小于102字节时，忽略这些数据；当接收到的数据大小大于等于103字节时，将此时接收到的数据进行基于字节的大小端转换，即一个字节的最高位当作最低位、最低位当作最高位，然后将转换后的数据写入FPGA内部的BRAM(Block RAM)中；
②直到接收到的数据为十六进制0x000000b0，并写入BRAM；
③此时再次接收4字节的数据，当此时的数据为十六进制0x04000000时，将其写入BRAM；
④然后在状态机控制下将BRAM中的数据烧写进片外Flash；
⑤以4字节为一组读取Flash中的目标配置文件，同时将读取到的数据写入ICAP；
⑥编写状态机控制ICAP端口信号的时序，首先使ICAP工作在X32模式。第一个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0x00000000；
⑦第二个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为低电平即逻辑‘0’、数据输入信号为⑤中读取到的4字节数据；
⑧第三个时钟周期：设置ICAP的片选信号为低电平即逻辑‘0’、读写信号为低电平即逻辑‘0’、数据输入信号为⑤中读取到的4字节数据；
⑨第四个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0xaaaaaaaa；
⑩步骤⑥-⑨完成了⑤中读取到的4字节数据的写入ICAP，接着继续以4字节为一组读取Flash数据，当读取到的数据不是十六进制0x000000b0时，重复步骤⑤-⑨；当读取到十六进制0x000000b0时，按照⑥-⑨将0x000000b0写入ICAP，同时继续以4字节为一组读取Flash数据，当紧接着读取到的数据为十六进制0x04000000时，按照⑥-⑨将0x04000000写入ICAP，此时就完成了目标配置文件在FPGA中的动态重构。
综上所述，本发明设计的一种FPGA动态重构方法，能够使得存储在片外Flash中的配置文件的个数大大提高、片外Flash与FPGA的连接也不受固定管脚的约束、不需要第三方协议芯片的协助、Flash的类型也不受约束，能很大程度上提升FPGA动态重构设计的灵活性和易实现性。
本发明说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种FPGA动态重构方法，其特征在于包括以下步骤：
步骤一：当重构模式为本地重构时，利用FPGA读取存储在片外Flash中的不同偏移地址处的配置文件，通过状态机将读取到的配置文件写入FPGA内部的内部配置访问端口ICAP，，以完成FPGA的本地动态重构；
步骤二：当重构模式为远程重构时，利用以太网将各个配置文件传输到FPGA内部并利用编写的状态机将各个配置文件存储在FPGA内部的BRAM中，利用状态机将BRAM中的配置文件烧写进片外Flash，以完成FPGA的远程动态重构；
所述步骤一中，当重构模式为本地重构时，此时Flash中的不同偏移地址处已经存储了不同的配置文件，具体实现如下：
①以4字节为一组读取Flash中的目标配置文件，同时将读取到的数据写入ICAP；
②编写状态机控制内部配置访问端口ICAP端口信号的时序，首先使内部配置访问端口ICAP工作在X32模式，第一个时钟周期：设置内部配置访问端口ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0x00000000；
③第二个时钟周期：设置内部配置访问端口ICAP的片选信号为高电平即逻辑‘1’、读写信号为低电平即逻辑‘0’、数据输入信号为①中读取到的4字节数据；
④第三个时钟周期：设置内部配置访问端口ICAP的片选信号为低电平即逻辑‘0’、读写信号为低电平即逻辑‘0’、数据输入信号为①中读取到的4字节数据；
⑤第四个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0xaaaaaaaa；
⑥步骤②-⑤完成了①中读取到的4字节数据的写入内部配置访问端口ICAP，接着继续以4字节为一组读取Flash数据，当读取到的数据不是十六进制0x000000b0时，重复步骤①-⑤；当读取到十六进制0x000000b0时，按照②-⑤将0x000000b0写入内部配置访问端口ICAP，同时继续以4字节为一组读取Flash数据，当紧接着读取到的数据为十六进制0x04000000时，按照②-⑤将0x04000000写入内部配置访问端口ICAP，此时就完成了目标配置文件在FPGA中的动态重构；
所述步骤二中，当重构模式为远程重构时，此时首先需要在状态机的控制下将远程的配置文件写入片外Flash，具体实现为：
①编写状态机读取网络传输过来的配置数据，并同时计数，当接收到的数据大小小于102字节时，忽略这些数据；当接收到的数据大小大于等于103字节时，将此时接收到的数据进行基于字节的大小端转换，即一个字节的最高位当作最低位、最低位当作最高位，然后将转换后的数据写入FPGA内部的BRAM中；
②直到接收到的数据为十六进制0x000000b0，并写入BRAM；
③此时再次接收4字节的数据，当此时的数据为十六进制0x04000000时，将其写入BRAM；
④然后在状态机控制下将BRAM中的数据烧写进片外Flash；
⑤以4字节为一组读取Flash中的目标配置文件，同时将读取到的数据写入ICAP；
⑥编写状态机控制ICAP端口信号的时序，首先使ICAP工作在X32模式。第一个时钟周期：设置ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0x00000000；
⑦第二个时钟周期：设置内部配置访问端口ICAP的片选信号为高电平即逻辑‘1’、读写信号为低电平即逻辑‘0’、数据输入信号为⑤中读取到的4字节数据；
⑧第三个时钟周期：设置内部配置访问端口ICAP的片选信号为低电平即逻辑‘0’、读写信号为低电平即逻辑‘0’、数据输入信号为⑤中读取到的4字节数据；
⑨第四个时钟周期：内部配置访问端口ICAP的片选信号为高电平即逻辑‘1’、读写信号为高电平即逻辑‘1’、数据输入信号为十六进制数据0xaaaaaaaa；
⑩步骤⑥-⑨完成了⑤中读取到的4字节数据的写入内部配置访问端口ICAP，接着继续以4字节为一组读取Flash数据，当读取到的数据不是十六进制0x000000b0时，重复步骤⑤-⑨；当读取到十六进制0x000000b0时，按照⑥-⑨将0x000000b0写入内部配置访问端口ICAP，同时继续以4字节为一组读取Flash数据，当紧接着读取到的数据为十六进制0x04000000时，按照⑥-⑨将0x04000000写入ICAP，此时就完成了目标配置文件在FPGA中的动态重构。
2.根据权利要求1所述的一种FPGA动态重构方法，其特征在于：所述动态重构方法适用于Xilinx公司Virtex-5系列FPGA芯片。
CN201610811460.1A 2016-09-08 2016-09-08 一种fpga动态重构方法 Expired - Fee Related CN106372032B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610811460.1A CN106372032B (zh) 2016-09-08 2016-09-08 一种fpga动态重构方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610811460.1A CN106372032B (zh) 2016-09-08 2016-09-08 一种fpga动态重构方法

Publications (2)

Publication Number Publication Date
CN106372032A CN106372032A (zh) 2017-02-01
CN106372032B true CN106372032B (zh) 2018-02-13

Family

ID=57900192

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610811460.1A Expired - Fee Related CN106372032B (zh) 2016-09-08 2016-09-08 一种fpga动态重构方法

Country Status (1)

Country Link
CN (1) CN106372032B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108170634B (zh) * 2017-12-26 2018-12-07 北京航空航天大学 一种异构多源数据重构瞬态可靠处理方法
CN108920197B (zh) * 2018-06-29 2021-09-03 北京遥测技术研究所 一种提高fpga串行被动加载速率的加载电路及加载方法
CN109144932A (zh) * 2018-08-03 2019-01-04 中国航空工业集团公司雷华电子技术研究所 一种基于dsp的快速动态配置fpga的装置及方法
CN109547367B (zh) * 2018-11-09 2021-07-16 中国航空无线电电子研究所 基于sca的软件无线电平台
CN110535788B (zh) * 2019-07-12 2021-09-10 中国人民解放军战略支援部队信息工程大学 多协议控制器和多协议交换芯片
CN111176911B (zh) * 2019-11-18 2023-08-08 北京时代民芯科技有限公司 一种新型的大存储量高速fpga辅助配置系统
CN111857866B (zh) * 2020-06-29 2022-06-17 浪潮电子信息产业股份有限公司 一种多动态核的加载方法、装置和计算机可读存储介质
CN112650543A (zh) * 2020-12-21 2021-04-13 北京神州飞航科技有限责任公司 一种fpga动态配置方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6263430B1 (en) * 1995-08-18 2001-07-17 Xilinx, Inc. Method of time multiplexing a programmable logic device
CN104239090A (zh) * 2014-07-15 2014-12-24 上海微小卫星工程中心 一种基于fpga的卫星星务计算机在轨重构系统及方法
CN105278976A (zh) * 2014-07-08 2016-01-27 南车株洲电力机车研究所有限公司 一种fpga重构装置、系统及方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101638976B1 (ko) * 2010-08-25 2016-07-13 삼성전자주식회사 재구성 가능한 논리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6263430B1 (en) * 1995-08-18 2001-07-17 Xilinx, Inc. Method of time multiplexing a programmable logic device
CN105278976A (zh) * 2014-07-08 2016-01-27 南车株洲电力机车研究所有限公司 一种fpga重构装置、系统及方法
CN104239090A (zh) * 2014-07-15 2014-12-24 上海微小卫星工程中心 一种基于fpga的卫星星务计算机在轨重构系统及方法

Also Published As

Publication number Publication date
CN106372032A (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
CN106372032B (zh) 一种fpga动态重构方法
CN102087606B (zh) 一种fpga配置文件更新装置
US8868397B2 (en) Transaction co-validation across abstraction layers
WO2017028514A1 (zh) 一种数据存储、读取方法及装置
CN109036493A (zh) 一种具有检错纠错机制的NAND Flash控制器
CN101859289B (zh) 一种利用片外存储器访问控制器访问外部存储器的方法
CN102129493B (zh) 数字ic设计流程中实现自动化eco网表的方法
CN104915383B (zh) 一种通用数据库访问中自动适配对象的方法
CN109858195A (zh) 一种sram型fpga上必要位单粒子翻转故障的在线仿真系统
CN104572384B (zh) 一种芯片多fpga验证方法
CN105701294B (zh) 实现芯片复杂工程修改的方法及系统
CN113835945B (zh) 芯片的测试方法、装置、设备及系统
CN101206614B (zh) 仿真特殊功能寄存器的仿真器
CN109254883B (zh) 一种片上存储器的调试装置及方法
CN107290654A (zh) 一种fpga逻辑测试结构及方法
US10394983B2 (en) Method to automatically generate and promote timing constraints in a Synopsys Design Constraint format
CN115730560A (zh) 基于SOC芯片信号生成verilog代码的方法及装置
US20080120082A1 (en) Transaction Co-Validation Across Abstraction Layers
CN107784185B (zh) 一种门级网表中伪路径的提取方法、装置及终端设备
CN110008446A (zh) 一种基于编程语言对表格文件进行转化的方法和电子设备
CN106446133A (zh) 同时对接两个数据库的方法及装置
CN102722457B (zh) 总线接口转换方法及总线桥接装置
CN102156789B (zh) Fpga约束文件自动生成系统及方法
CN113010361B (zh) 全可编程soc芯片的mio功能快速验证方法
US8225244B2 (en) Large scale integration device and large scale integration design method including both a normal system and diagnostic system

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180213

Termination date: 20200908