CN106252347A - 掩模板图形结构及半导体芯片的制作方法 - Google Patents

Abstract

本发明揭示了一种掩模板图形结构及半导体芯片的制作方法。本发明的掩模板图形结构包括多个芯片单元图形，相邻芯片单元图形之间由切割道图形隔离，所述切割道图形包括刻蚀带图形及设置于所述刻蚀带图形两侧的空置区域，所述刻蚀带图形及所述空置区域沿所述切割道图形的宽度方向排列；多个制程检测区域，设置于至少一个芯片单元图形周围；以及测试键区域，设置于所述芯片单元图形中。与现有技术相比，能够利用DRIE技术进行芯片的切割，基本上避免了使用电锯切割，实现了降低甚至避免了封装切割时对电锯的磨损，又尽可能的减少了对芯片的浪费。

Description

掩模板图形结构及半导体芯片的制作方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种掩模板图形结构及半导体芯片的制作方法。

背景技术

MPW(Multi-Project Wafer，多项目晶圆)就是将多个具有相同工艺的集成电路设计放在同一圆片上流片，按面积分担流片费用，以减少开发成本和新产品开发风险，降低中小集成电路设计企业在起步时的门槛，避免单次实验流片造成的资源严重浪费。

MPW在由代加工线制成掩模版后进行芯片制造后，需要进行晶片减薄、划片(切割)、测试。

目前主流的切割方式是电锯切割(die saw)，即采用电锯沿每个芯片(chip)的切割道切开，这种方法优点是成本低，然而由于机械应力作用，碎片(chipping)的概率比较高，并且金属层对电锯损坏比较严重。于是业界又引入了另一种切割方式，即，激光(laser)划片+电锯切割(die saw)。具体的说，是先用laser将金属层划开，然后用电锯切割。这种方法的优点是明显降低碎片概率，延长电锯寿命。但是，对于MPW的芯片切割来说，其每个芯片的大小不一致，而电锯无法转弯，这就导致切割一个芯片的同时会破坏其他芯片。上述这两种切割方法所带来的最明显问题就是浪费晶圆，通常一片晶圆只能供少数几家客户使用。

基于此，深反应离子蚀刻(Deep Reactive Ion Etch，DRIE)技术被封装切割领域所关注，这一技术可以用于代替激光或电锯进行划片。然而，发明人发现，DRIE切割技术要求切割道不能有任何图形和金属，无法放置制程检测标记和测试键的图形，因此无法进行有效推广。

发明内容

本发明的目的在于提供一种掩模板图形结构及半导体芯片的制作方法，降低封装切割时对电锯的磨损，并尽可能的减少对芯片的浪费。

为解决上述技术问题，本发明提供一种掩模板图形结构，包括：

多个芯片单元图形，相邻芯片单元图形之间由切割道图形隔离，所述切割道图形包括刻蚀带图形及设置于所述刻蚀带图形两侧的空置区域，所述刻蚀带图形及所述空置区域沿所述切割道图形的宽度方向排列；

多个制程检测区域，设置于至少一个芯片单元图形周围；以及

测试键区域，设置于所述芯片单元图形中。

可选的，对于所述的掩模板图形结构，所述芯片单元图形呈矩形，所述刻蚀带图形的宽度为10-100μm。

可选的，对于所述的掩模板图形结构，所述空置区域设置有至少一个空置图形。

可选的，对于所述的掩模板图形结构，所述制程检测区域设置有套刻对准标记图形和关键尺寸对比条图形。

可选的，对于所述的掩模板图形结构，所述掩模板图形结构整体呈矩形，所述多个制程检测区域分列于所述掩模板图形结构的四角边缘处及中央位置的两个相邻芯片单元图形之间。

可选的，对于所述的掩模板图形结构，所述制程检测区域呈矩形，所述制程检测区域的面积为10μm²-10mm²。

可选的，对于所述的掩模板图形结构，所述测试键区域设置有至少一个测试键图形以及围绕所述至少一个测试键图形的空置图形。

可选的，对于所述的掩模板图形结构，所述测试键区域呈矩形，所述测试键区域的面积为10μm²-10mm²。

相应的，本发明还提供一种半导体芯片的制作方法，包括：

提供一衬底；

依据如上所述的掩模板图形结构在所述衬底的正面进行制程，在所述衬底上形成多个芯片单元；

在所述刻蚀带处进行深反应离子刻蚀，刻蚀至衬底中的部分厚度，形成隔离所述多个芯片单元的沟槽；

对所述衬底的背面进行减薄至所述沟槽的底部，分离出每个芯片单元。

可选的，对于所述的半导体芯片的制作方法，所述深反应离子刻蚀采用氟基气体。

本发明提供的掩模板图形结构及半导体芯片的制作方法，设置的切割道图形包括刻蚀带图形及设置于刻蚀带图形两侧的空置区域，所述刻蚀带图形及空置区域沿切割道图形的宽度方向排列；同时设置多个制程检测区域，设置于至少一个芯片单元图形周围；以及测试键区域，设置于所述芯片单元图形中。与现有技术相比，将制程检测标记及测试键从切割道图形中移除，从而能够利用DRIE技术进行芯片的切割，就基本上省去了常规的电锯切割，这就降低甚至避免了封装切割对电锯的磨损，并且也避免了电锯对芯片产生的应力破坏，减少了浪费。此外，单独设置的制程检测区域和测试键区域，依然能够确保对制程过程相应工艺的检测和电性能的测试。

附图说明

图1为本发明一实施例中掩模板图形结构的示意图；

图2为图1中虚线框A的局部放大示意图；

图3为本发明一实施例中切割道的示意图

图4为本发明一实施例中制程检测区域的示意图；

图5为本发明一实施例中测试键区域的示意图。

具体实施方式

下面将结合示意图对本发明的掩模板图形结构及半导体芯片的制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

发明人深入研究后发现，现有技术中不能将DRIE技术成功的运用到封装工艺过程中，主要是因为现有半导体芯片的切割道是具有电性功能测试之类的作用，因而在切割道上具备相关图形和金属，但是这不符合DRIE技术的需求。而若使得现有技术中的切割道不具备图形，则会影响周边图形的分辨率和环境要求，并且不会通过设计规格检查(DRC)和可制造性检查(DFM)。因此，发明人将现有技术中的切割道进行改进，使得切割道包括刻蚀带及位于刻蚀带两侧的空置区域，所述刻蚀带及空置区域沿切割道的宽度方向排列，并专门设计制程检测区域和测试键区域，满足了DRIE技术的需求。

基于此，本发明提供一种掩模板图形结构，请参考图1-图5，其中图1为本发明中的掩模板图形结构的示意图；图2-图5为本发明中的掩模板图形结构的部分区域的示意图。

如图1所示，本发明的掩模板图形结构(layout)1，包括：多个芯片单元图形10，芯片单元图形10分布在整个掩模板图形结构1中，且数量通常是较多。当然，图1中仅是示意性的展示了芯片单元图形10的分布情况，并不用于限定芯片单元图形10的分布。相邻芯片单元图形10之间均由切割道图形11隔离，依据芯片单元图形10的大小，切割道图形11可以有着不同的形状和尺寸。可以结合图2，通常情况下芯片单元图形10都是矩形结构，切割道图形11则为长条形。在掩模板图形结构1中还包括制程检测区域12以及测试键区域13。

请参考图3，在本发明中，所述切割道图形11包括刻蚀带图形111及位于刻蚀带图形111两侧的空置区域112，所述刻蚀带图形111及空置区域112沿切割道图形11的宽度方向排列。所述刻蚀带图形111的宽度可以为10-100μm，当然，这一宽度是依据切割道图形11的总宽度来变动，例如，对于宽度为60-80μm的切割道图形11，刻蚀带图形111的宽度则可以为20-50μm，两侧预留出的间距则作为空置区域112，并在空置区域112中填充空置图形(dummy)，空置图形的选择应与对应制程相匹配，以满足DRC和DFM的要求。所述刻蚀带图形111在设计上设定为暗色调(dark tone)，具体而言，对光刻过程即为覆盖光阻，防止后道工艺中的金属进入。在本发明中，由于刻蚀带图形111中不存在功能性的图形(如测量标记、测试键等)，因此，可以用于进行DRIE过程，从而使得利用DRIE技术进行切割得以实现。

请接着参考图4，图4中示意性的示出了制程检测区域(Frame Chip)12的俯视图，其中虚线表示为制程检测区域12的边界，制程检测区域12中设置有检测制程精度等的标记，例如在制程检测区域12中集成有套刻对准标记图形(OVL mark)121、关键尺寸对比条图形(CD bar)122等。如图1所示，所述制程检测区域12布置在呈矩形的掩模板图形结构1的四角边缘处，以及中央共计5个。当然，这样的布置是基于便于OVL的测量等因素的考量，并非是限定了制程检测区域12的布置数量及分布。其中，在四角边缘处的制程检测区域12可以是位于一个或多个芯片单元图形10的周围，而在中央的制程检测区域12则可以是占据中央至少一个芯片单元图形10或者相邻芯片单元图形10之间的区域。需要说明的是，在图1所示的实施例中表示制程检测区域12的填充框是为了突出显示，而不是占据了芯片单元图形10的一部分。

结合图1可知，本实施例中，所述制程检测区域12呈矩形，面积可以为10μm²-10mm²。制程检测区域12可以具备常规切割道图形的尺寸，例如，宽度在80μm左右，长度在6000μm左右。

接着，请参考图5，图5示意性的示出了测试键区域(Test Key Chip)13的俯视图，所述测试键区域13可以占据芯片单元图形10的位置中，如图4所示，测试键区域包括至少一个测试键图形131，考虑到测试键图形131用于制程检测和电性检测，因此其数量通常为多个，这可以依据实际测试键图形131的规格和数量进行分配，分配于至少一个芯片单元图形10中，例如在本实施例中设置了4个芯片单元图形10来进行测试键131的分配，即这4个芯片单元图形10皆作为了测试键区域13。在每个测试键区域13中，在测试键图形131的周围区域132则利用空置图形(dummy)进行填充，以满足DRC和DFM要求。

较佳的，所述测试键区域13呈矩形，面积为10μm²-10mm²。

可见，在本发明中，切割道图形11中包括刻蚀带图形111及位于刻蚀带图形111两侧的空置区域112，将切割道图形11空出，而且单独设置制程检测区域12和测试键区域13，在不影响制程过程的检测和测试键的使用的情况下，使得DRIE工艺能够实施。

接下来，本发明提供一种半导体芯片的制作方法，包括：

首先，执行步骤S101，提供衬底，依据本发明所述的掩模板图形结构在所述衬底的正面进行制程，在所述衬底上形成多个芯片单元；由于掩模板图形结构会转印至衬底中，因此，相邻芯片单元之间由切割道隔离，所述切割道包括刻蚀带及位于刻蚀带两侧的空置区域；

接着，执行步骤S102，在所述刻蚀带处进行深反应离子刻蚀，刻蚀至衬底中的部分厚度，形成隔离所述多个芯片单元的沟槽；所述深反应离子刻蚀包括采用氟基气体进行轰击，具体刻蚀参数及刻蚀深度则可以依据实际需要而灵活设定。

之后，执行步骤S103，对所述衬底的背面进行减薄至所述沟槽的底部，分离出每个芯片单元。

具体的，在进行背面减薄之前，可以先用胶带(BG tape)在衬底的正面固定住每个芯片单元，待背面减薄完成后，将该胶带去除即可。

由此，DRIE技术运用至芯片单元的切割中，减少甚至避免了电锯的使用，实现了既能够降低甚至避免封装切割时对电锯的磨损，又尽可能的减少了对芯片的浪费。

本发明至少可以运用在MPW产品的生产过程中，可涵盖技术节点范围广泛，自0.35μm至28nm，乃至更先进的技术节点，都能够适用，因此，有着很好的商业适用性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种掩模板图形结构，包括：

多个芯片单元图形，相邻芯片单元图形之间由切割道图形隔离，所述切割道图形包括刻蚀带图形及设置于所述刻蚀带图形两侧的空置区域，所述刻蚀带图形及所述空置区域沿所述切割道图形的宽度方向排列；

多个制程检测区域，设置于至少一个芯片单元图形周围；以及

测试键区域，设置于所述芯片单元图形中。

2.如权利要求1所述的掩模板图形结构，其特征在于，所述芯片单元图形呈矩形，所述刻蚀带图形的宽度为10-100μm。

3.如权利要求1所述的掩模板图形结构，其特征在于，所述空置区域设置有至少一个空置图形。

4.如权利要求1所述的掩模板图形结构，其特征在于，所述制程检测区域设置有套刻对准标记图形和关键尺寸对比条图形。

5.如权利要求1所述的掩模板图形结构，其特征在于，所述掩模板图形结构整体呈矩形，所述多个制程检测区域分列于所述掩模板图形结构的四角边缘处及中央位置的两个相邻芯片单元图形之间。

6.如权利要求5所述的掩模板图形结构，其特征在于，所述制程检测区域呈矩形，所述制程检测区域的面积为10μm²-10mm²。

7.如权利要求1所述的掩模板图形结构，其特征在于，所述测试键区域设置有至少一个测试键图形以及围绕所述至少一个测试键图形的空置图形。

8.如权利要求7所述的掩模板图形结构，其特征在于，所述测试键区域呈矩形，所述测试键区域的面积为10μm²-10mm²。

9.一种半导体芯片的制作方法，包括：

提供一衬底；

依据如权利要求1-8中任意一项所述的掩模板图形结构在所述衬底的正面进行制程，在所述衬底上形成多个芯片单元；

在所述刻蚀带处进行深反应离子刻蚀，刻蚀至衬底中的部分厚度，形成隔离所述多个芯片单元的沟槽；

对所述衬底的背面进行减薄至所述沟槽的底部，分离出每个芯片单元。

10.如权利要求9所述的半导体芯片的制作方法，其特征在于，所述深反应离子刻蚀采用氟基气体。