CN106206607A - 一种阵列基板的制作方法、阵列基板及显示面板 - Google Patents

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Abstract

本发明提供一种阵列基板的制作方法、阵列基板及显示面板。所述阵列基板包括显示区域和位于显示区域周边的走线区域，所述方法包括：在形成所述阵列基板的静电释放ESD环之前，在所述走线区域电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形；所述栅金属层图形和所述源漏金属层图形中至少有一个接地。所述阵列基板，采用本发明任意一项实施例所提供的制作方法制作得到。所述显示面板，包括本发明任意一项实施例所提供的阵列基板。本发明能够在ESD环形成之前防止静电，避免阵列基板受到静电损坏。

Description

一种阵列基板的制作方法、阵列基板及显示面板
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种阵列基板的制作方法、阵列基板及显示面板。
背景技术
现有技术中广泛应用于液晶显示领域的防静电措施是在走线端子处设置ESD(Electro-Static discharge，静电释放)环，通过ESD环防止走线、器件静电烧毁、击穿等现象。但是在ESD环形成之前产生的静电则无法消除，导致走线烧毁、击穿，产生不良。
发明内容
有鉴于此，本发明提供一种阵列基板的制作方法、阵列基板及显示面板，能够在ESD环形成之前防止静电，避免阵列基板受到静电损坏。
基于上述目的本发明提供的阵列基板的制作方法，所述阵列基板包括显示区域和位于显示区域周边的走线区域，包括：
在形成所述阵列基板的静电释放ESD环之前，在所述走线区域电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形；
所述栅金属层图形和所述源漏金属层图形中至少有一个接地。
在本发明一些实施例中，所述方法还包括：
在所述走线区域外边缘形成栅金属电极，所述栅金属电极接地；
将所述栅金属层图形和源漏金属层图形中的至少一种与所述栅金属电极连接。
在本发明一些实施例中，所述栅金属电极设置于和阵列基板原有的液晶盒测试CT电极平行位置。
在本发明一些实施例中，在形成所述阵列基板的ESD环之后，所述制作方法还包括：
断开走线区域所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形之间的电连接。
在本发明一些实施例中，形成所述阵列基板的源漏金属层的图形之前，所述制作方法包括：
提供一衬底基板，在所述衬底基板上形成栅金属层的图形；
在所述栅金属层的图形上形成栅绝缘层和有源层；
对走线区域的所述栅绝缘层和所述有源层进行构图，形成贯穿所述栅绝缘层和所述有源层的过孔，所述过孔处暴露出走线区域的栅金属层的图形。
在本发明一些实施例中，电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形包括：
在对走线区域的所述栅绝缘层和所述有源层进行刻蚀之后，形成源漏金属层的图形，所述源漏金属层的图形通过所述过孔与所述栅金属层的图形电连接。
在本发明一些实施例中，所述对走线区域的所述栅绝缘层和所述有源层进行构图包括：
在有源层上涂覆光刻胶；
通过半色调掩膜板对所述光刻胶进行曝光，显影后形成光刻胶完全保留区域、光刻胶部分保留区域和光刻胶未保留区域，所述光刻胶完全保留区域对应显示区域有源层的图形所在区域，所述光刻胶未保留区域对应所述过孔所在区域，所述光刻胶部分保留区域对应其他区域；
对光刻胶未保留区域的有源层和栅绝缘层进行刻蚀；
去除光刻胶部分保留区域的光刻胶；
对光刻胶部分保留区域的有源层进行刻蚀；
去除光刻胶完全保留区域的光刻胶。
在本发明一些实施例中，所述过孔处的源漏金属层的图形为电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形的导电连接线。
在本发明一些实施例中，所述断开走线区域所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形之间的电连接包括：
利用激光切断所述栅金属层的图形和所述阵列基板的源漏金属层的图形之间的电连接。
同时，本发明提供一种阵列基板，采用本发明任意一项实施例所提供的制作方法制作得到。
同时，本发明还提供一种阵列基板，包括显示区域和位于显示区域周边的走线区域，还包括设置于所述显示区域和走线区域的栅金属层图形和源漏金属层图形；所述栅金属层图形和源漏金属层图形在所述走线区域电连接；
所述栅金属层图形和所述源漏金属层图形中至少有一个接地。
可选的，在所述走线区域外边缘设置有栅金属电极，所述栅金属电极接地；
将所述栅金属层图形和源漏金属层图形中的至少一种与所述栅金属电极连接。
可选的，所述栅金属电极位于和阵列基板原有的液晶盒测试CT电极平行位置。
可选的，所述阵列基板还包括衬底基板，所述源漏金属层图形设置于所述栅金属层图形远离所述衬底基板的一侧；所述栅金属层图形和所述源漏金属层图形之间设置有栅绝缘层和有源层；所述栅金属层图形和所述源漏金属层图形通过贯穿所述栅绝缘层和所述有源层的过孔连接。
可选的，所述过孔处的源漏金属层的图形为电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形的导电连接线。
进一步，本发明还提供一种显示面板，包括本发明任意一项实施例所提供的阵列基板。
从上面所述可以看出，本发明提出一种可以防止在ESD环形成之前产生的TFT基板防静电设计，通过将栅金属层、源漏金属层连接在一起的周边走线设计，使栅金属层和源漏金属层走线上的静电保持等电位，防止层间走线在ESD环形成之前发生静电烧毁、击穿，产生不良。同时操作简单，无需对制造设备或阵列基板本身进行大程度的结构改造，能够节约工艺时间。
附图说明
图1为本发明提供的阵列基板制作方法在ESD环形成之前的结构示意图；
图2A-2G为本发明实施例的阵列基板上显示区域的膜层结构形成的过程示意图；
图3A-3G为本发明实施例的阵列基板上栅金属层图形和源漏金属层图形连接处的膜层形成过程示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明首先提供一种阵列基板的制作方法，如图1所示，所述阵列基板101包括显示区域1011和位于显示区域1011周边的走线区域1012，在形成所述阵列基板101的静电释放ESD环之前，在所述走线区域1012电连接所述阵列基板101的栅金属层的图形102和所述阵列基板的源漏金属层的图形103；
所述栅金属层图形102和所述源漏金属层图形103中至少有一个接地。
从上面所述可以看出，本发明在ESD环形成之前，将栅金属层的图形和源漏金属层的图形进行电连接，从而栅线和数据线之间形成等电位，且将栅线和数据线中的至少一个接地，从而能够起到消除静电的作用，防止层间走线在ESD环形成之前发生静电破坏，保证阵列基板的质量；同时操作简单，无需对制造设备或阵列基板本身进行大程度的结构改造，能够节约工艺时间。
在本发明具体实施例中，所述方法包括：
在形成所述阵列基板的静电释放ESD环之前，将所述栅金属层图形或源漏金属层图形中的一个接地；
在所述走线区域电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形。
在本发明另一种具体实施例中，所述方法包括：
在形成所述阵列基板的静电释放ESD环之前，在所述走线区域电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形；
将所述栅金属层图形或源漏金属层图形中的一个接地。
在本发明具体实施例中，所述电连接包括直接接触连接或通过导线连接。
在本发明具体实施例中，所述在所述走线区域电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形的步骤之前，还包括：
将所述栅金属层的图形和/或所述源漏金属层的图形延长至所述走线区域。
在本发明一些实施例中，所述方法还包括：
在所述走线区域外边缘形成栅金属电极；
将所述栅金属层图形和源漏金属层图形中的至少一种与所述栅金属电极连接；
所述栅金属电极接地。
栅金属电极的形成步骤、栅金属层图形和源漏金属层图形连接的步骤之间的先后顺序可以按照任意顺序执行。
在本发明其他实施例中，栅金属层图形和源漏金属层图形除了可以通过额外设置的栅金属电极接地之外，还可以直接接地。
在本发明一些实施例中，所述栅金属电极设置于和阵列基板原有的液晶盒测试CT电极平行位置。
在本发明一些实施例中，在形成所述阵列基板的ESD环之后，所述制作方法还包括：
断开走线区域所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形之间的电连接。
当所述ESD环形成之后，阵列基板的静电可以由所述ESD环进行释放，无需将栅金属层图形或源漏金属层图形接地；因此将走线区域的栅金属层图形和源漏金属层图形之间的电连接断开，使得阵列基板能够正常使用。
在本发明一些实施例中，形成所述阵列基板的源漏金属层的图形之前，所述制作方法包括：
提供一衬底基板，在所述衬底基板上形成栅金属层的图形；
在所述栅金属层的图形上形成栅绝缘层和有源层；
对走线区域的所述栅绝缘层和所述有源层进行构图，形成贯穿所述栅绝缘层和所述有源层的过孔，所述过孔处暴露出走线区域的栅金属层的图形。
可以看出，栅金属层图形和源漏金属层图形在走线区域的连接操作可以在制作阵列基板的过程中执行。
在本发明具体实施例中，当栅金属层图形或源漏金属层图形中的一个通过栅金属电极接地时，在执行上述在所述衬底基板上形成栅金属层图形的步骤时，同时形成所述栅金属电极，并将栅金属层图形相应的至少一个延长线与所述栅金属电极连接。
在一种优选实施例中，仍然参照图1，可将栅金属层图形102延长至阵列基板周边一侧的走线区域，额外设置一个接地连接线104，将所有栅金属层图形102进行连接，所述接地连接线104与源漏金属层图形103同层设置；
将延长后的栅金属层图形102与走线区域的一个源漏金属层图形103连接；由于源漏金属层图形103之间存在电连接，栅金属层图形102之间也存在电连接，只需要在栅金属层图形102和源漏金属层图形103之间形成至少一个连接点即可；
将栅金属层图形102、源漏金属层图形103、接地连接线104中的任意一个与用于接地的栅金属电极105连接；
为了防止Rubbing Mura(摩擦不良)，栅金属电极105设置于和阵列基板原有的CT(Cell Test，液晶盒测试)电极平行的位置，如图1所示，CT电极包括栅线CT检测电极106和数据线CT检测电极107，多个栅线CT检测电极106沿着与栅线平行的方向排列，多个数据线CT检测电极107沿着与数据线平行的方向排列，栅金属电极105设置于多个栅线CT检测电极106连线的延长线和多个数据线CT检测电极107连线的延长线的交点处。
在本发明一些实施例中，电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形包括：
在对走线区域的所述栅绝缘层和所述有源层进行刻蚀之后，形成源漏金属层的图形，所述源漏金属层的图形通过所述过孔与所述栅金属层的图形电连接。
源漏金属层图形与栅金属层图形的电连接可以在形成源漏金属图形的同时执行，从而无需消耗多余的工序，节省了整个工艺的时间，实现了既能够形成防静电结构、又不会影响阵列基板加工效率的技术效果。
在本发明一些实施例中，所述对走线区域的所述栅绝缘层和所述有源层进行构图包括：
在有源层上涂覆光刻胶；
通过半色调掩膜板(Half Tone Mask)对所述光刻胶进行曝光，显影后形成光刻胶完全保留区域、光刻胶部分保留区域和光刻胶未保留区域，所述光刻胶完全保留区域对应显示区域有源层的图形所在区域，所述光刻胶未保留区域对应所述过孔所在区域，所述光刻胶部分保留区域对应其他区域；
对光刻胶未保留区域的有源层和栅绝缘层进行刻蚀；
去除光刻胶部分保留区域的光刻胶；
对光刻胶部分保留区域的有源层进行刻蚀；
去除光刻胶完全保留区域的光刻胶。
在本发明一些实施例中，所述过孔处的源漏金属层的图形为电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形的导电连接线。
在本发明一些实施例中，所述断开走线区域所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形之间的电连接包括：
利用激光切断所述导电连接线。在具体实施例中，在AT(Array Test，阵列基板检测)检测之前通过激光将走线区域的栅金属层图形延长线切除，或将栅金属电极切除，或将栅金属层图形和源漏金属层图形连接处的源漏金属层图形切除，使得栅金属层图形和源漏金属层图形之间的电连接断开，避免栅金属层图形和源漏金属层图形之间的连接影响阵列基板测试。
阵列基板在正常使用状态下，源漏金属层图形和栅金属层图形之间需要进行电绝缘，因此，为了保证阵列基板成品的正常使用，需要在ESD环形成之后，将原先在阵列基板上形成的源漏金属层图形和栅金属层图形的延长、连接部位进行烧除，保证阵列基板能够正常使用。
在本发明一种具体实施例中，阵列基板原有周边走线的外围设计成栅金属层图形连接在一起，形成栅金属电极。在ESD环形成之前通过栅金属电极使栅金属层图形和源漏金属层图形走线连接形成等电位,防止层间ESD发生。采用5Mask(5次成膜)技术(栅金属膜层→栅绝缘层/有源层膜层→源漏金属膜层→钝化层膜层→氧化铟锡膜层)，栅金属膜层形成后通过刻蚀进一步形成栅金属层图形，因为栅绝缘层没有单独成膜工序，若需要刻蚀掉外围金属线上的栅绝缘层则需要多加一层成膜工序，生产成本大大提高。
在本发明实施例中，图2A-2G分别为阵列基板上显示区域的膜层结构形成的过程示意图，图3A-3G为阵列基板上栅金属层图形和源漏金属层图形连接处的膜层形成过程示意图。如图2A、3A所示，在衬底基板200上形成了栅金属层图形201、栅绝缘层202、有源层203之后，在有源层203上涂覆光刻胶(Photo Resist，PR)204，采用半色调掩膜板205对阵列基板进行曝光，光刻胶完全保留区域对应于半色调掩膜板205的不透光区域2051、光刻胶部分保留区域对应于半色调掩膜板205的部分透光区域2052、光刻胶全部保留区域对应于半色调掩膜板205的完全透光区域2053。
如图2B、3B所示，对PR204进行显影，去除光刻胶部分保留区域、光刻胶未保留区域的光刻胶；
如图2C、3C所示，对光刻胶未保留区域的有源层进行刻蚀，去除栅金属层图形201和源漏金属层图形206接触区域的栅金属层图形201正上方的有源层203；所述栅金属层图形201和源漏金属层图形206接触区域为栅金属层图形201和源漏金属层图形206电连接接触的位置；
如图2D、3D所示，对光刻胶未保留区域的栅绝缘层进行刻蚀，去除栅金属层图形201和源漏金属层图形206接触区域的栅金属层图形201正上方的栅绝缘层202，使得所述接触区域的栅金属层图形201暴露；
如图2E、3E所示，对光刻胶204进行灰化，去除光刻胶部分保留区域的光刻胶204；
如图2F、3F所示，对显示区域的有源层203进行刻蚀，保留光刻胶完全保留区域的有源层203，去除光刻胶部分保留区域的有源层203；
如图2G、3G所示，在阵列基板上形成源漏金属层图形206，由于所述接触区域的栅金属层图形201暴露，在阵列基板上形成源漏金属层图形206之后，源漏金属层图形206会与栅金属层图形201直接接触，产生电连接。
将栅金属层图形和源漏金属层图形中的至少一个接地，在ESD环形成之前防止ESD的发生。后续按照常规制作继续进行沟道N+刻蚀、钝化层成膜、氧化铟锡成膜。
同时，本发明还提供一种阵列基板，采用本发明任意一项实施例所提供的的制作方法制作得到。
同时，本发明还提供一种阵列基板，包括显示区域和位于显示区域周边的走线区域，还包括设置于所述显示区域和走线区域的栅金属层图形和源漏金属层图形；所述栅金属层图形和源漏金属层图形在所述走线区域电连接；
所述栅金属层图形和所述源漏金属层图形中至少有一个接地。
可选的，在所述走线区域外边缘设置有栅金属电极，所述栅金属电极接地；
将所述栅金属层图形和源漏金属层图形中的至少一种与所述栅金属电极连接。
可选的，所述栅金属电极位于和阵列基板原有的液晶盒测试CT电极平行位置。
可选的，所述阵列基板还包括衬底基板，所述源漏金属层图形设置于所述栅金属层图形远离所述衬底基板的一侧；所述栅金属层图形和所述源漏金属层图形之间设置有栅绝缘层和有源层；所述栅金属层图形和所述源漏金属层图形通过贯穿所述栅绝缘层和所述有源层的过孔连接。
可选的，所述过孔处的源漏金属层的图形为电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形的导电连接线。
进一步，本发明还提供一种显示面板，包括本发明任意一项实施例所提供的阵列基板。
从上面所述可以看出，本发明提出一种可以防止在ESD环形成之前产生的TFT基板防静电设计，通过将栅金属层、源漏金属层连接在一起的周边走线设计，使栅金属层和源漏金属层走线上的静电保持等电位，防止层间走线在ESD环形成之前发生静电烧毁、击穿，产生不良。同时操作简单，无需对制造设备或阵列基板本身进行大程度的结构改造，能够节约工艺时间。
应当理解，本说明书所描述的多个实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种阵列基板的制作方法，所述阵列基板包括显示区域和位于显示区域周边的走线区域，其特征在于，包括：
在形成所述阵列基板的静电释放ESD环之前，在所述走线区域电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形；
所述栅金属层图形和所述源漏金属层图形中至少有一个接地。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述走线区域外边缘形成栅金属电极，所述栅金属电极接地；
将所述栅金属层图形和源漏金属层图形中的至少一种与所述栅金属电极连接。
3.根据权利要求2所述的方法，其特征在于，所述栅金属电极设置于和阵列基板原有的液晶盒测试CT电极平行位置。
4.根据权利要求1所述的方法，其特征在于，在形成所述阵列基板的ESD环之后，所述制作方法还包括：
断开走线区域所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形之间的电连接。
5.根据权利要求4所述的方法，其特征在于，形成所述阵列基板的源漏金属层的图形之前，所述制作方法包括：
提供一衬底基板，在所述衬底基板上形成栅金属层的图形；
在所述栅金属层的图形上形成栅绝缘层和有源层；
对走线区域的所述栅绝缘层和所述有源层进行构图，形成贯穿所述栅绝缘层和所述有源层的过孔，所述过孔处暴露出走线区域的栅金属层的图形。
6.根据权利要求5所述的方法，其特征在于，电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形包括：
在对走线区域的所述栅绝缘层和所述有源层进行刻蚀之后，形成源漏金属层的图形，所述源漏金属层的图形通过所述过孔与所述栅金属层的图形电连接。
7.根据权利要求6所述的方法，其特征在于，所述对走线区域的所述栅绝缘层和所述有源层进行构图包括：
在有源层上涂覆光刻胶；
通过半色调掩膜板对所述光刻胶进行曝光，显影后形成光刻胶完全保留区域、光刻胶部分保留区域和光刻胶未保留区域，所述光刻胶完全保留区域对应显示区域有源层的图形所在区域，所述光刻胶未保留区域对应所述过孔所在区域，所述光刻胶部分保留区域对应其他区域；
对光刻胶未保留区域的有源层和栅绝缘层进行刻蚀；
去除光刻胶部分保留区域的光刻胶；
对光刻胶部分保留区域的有源层进行刻蚀；
去除光刻胶完全保留区域的光刻胶。
8.根据权利要求6所述的方法，其特征在于，所述过孔处的源漏金属层的图形为电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形的导电连接线。
9.根据权利要求8所述的方法，其特征在于，所述断开走线区域所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形之间的电连接包括：
利用激光切断所述栅金属层的图形和所述阵列基板的源漏金属层的图形之间的电连接。
10.一种阵列基板，其特征在于，采用如权利要求1-9中任一项所述的制作方法制作得到。
11.一种阵列基板，其特征在于，包括显示区域和位于显示区域周边的走线区域，还包括设置于所述显示区域和走线区域的栅金属层图形和源漏金属层图形；所述栅金属层图形和源漏金属层图形在所述走线区域电连接；
所述栅金属层图形和所述源漏金属层图形中至少有一个接地。
12.根据权利要求11所述的阵列基板，其特征在于，在所述走线区域外边缘设置有栅金属电极，所述栅金属电极接地；
将所述栅金属层图形和源漏金属层图形中的至少一种与所述栅金属电极连接。
13.根据权利要求12所述的阵列基板，其特征在于，所述栅金属电极位于和阵列基板原有的液晶盒测试CT电极平行位置。
14.根据权利要求11所述的阵列基板，其特征在于，所述阵列基板还包括衬底基板，所述源漏金属层图形设置于所述栅金属层图形远离所述衬底基板的一侧；所述栅金属层图形和所述源漏金属层图形之间设置有栅绝缘层和有源层；所述栅金属层图形和所述源漏金属层图形通过贯穿所述栅绝缘层和所述有源层的过孔连接。
15.根据权利要求14所述的阵列基板，其特征在于，所述过孔处的源漏金属层的图形为电连接所述阵列基板的栅金属层的图形和所述阵列基板的源漏金属层的图形的导电连接线。
16.一种显示面板，其特征在于，包括如权利要求10-15中任意一项所述的阵列基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107589606A (zh) * 2017-09-05 2018-01-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050186715A1 (en) * 2004-02-23 2005-08-25 Toppoly Optoelectronics Corp. Method of an array of structures sensitive to ESD and structure made therefrom
CN103513459A (zh) * 2013-10-14 2014-01-15 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置及其制备方法
CN104392990A (zh) * 2014-11-25 2015-03-04 合肥鑫晟光电科技有限公司 一种阵列基板及显示装置
CN105185740A (zh) * 2015-06-26 2015-12-23 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板和显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050186715A1 (en) * 2004-02-23 2005-08-25 Toppoly Optoelectronics Corp. Method of an array of structures sensitive to ESD and structure made therefrom
CN103513459A (zh) * 2013-10-14 2014-01-15 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置及其制备方法
CN104392990A (zh) * 2014-11-25 2015-03-04 合肥鑫晟光电科技有限公司 一种阵列基板及显示装置
CN105185740A (zh) * 2015-06-26 2015-12-23 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板和显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107589606A (zh) * 2017-09-05 2018-01-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US11237441B2 (en) 2017-09-05 2022-02-01 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method thereof, display device

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