CN106158587A - 半导体器件及其制造方法 - Google Patents

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Abstract

制造半导体器件的方法可以包括：在绝缘层中形成开口以暴露衬底的主要表面的部分，该衬底包括第一半导体材料；使用第一外延生长工艺在开口中形成突出件，该突出件包括设置在开口中的第一部分和延伸出开口的第二部分，该突出件包括与第一半导体材料不同的第二半导体材料；以及使用与第一外延生长工艺不同的第二外延生长工艺在突出件的第二部分的侧壁上形成第二半导体材料。本发明的实施例还涉及半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。在大多数情况下，集成密度的这种改进来自最小部件尺寸的反复减小，这允许更多的组件集成到给定区域内。然而，较小的部件尺寸可能导致更多的泄漏电流。随着最近对更小的电子器件的需求增长，对减小半导体器件的泄漏电流的需求也已经增长。
鳍式场效应晶体管(FinFET)已经作为进一步减小半导体器件中的泄漏电流的有效可选方式出现。在FinFET中，包括漏极、沟道区和源极的有源区从半导体衬底的表面向上突出，FinFET位于半导体衬底上。从截面图上看，FinFET的有源区(如鳍)的形状是矩形。此外，FinFET的栅极结构如倒置U在三侧周围包裹有源区。结果，栅极结构对沟道的控制变得更强。传统的平面晶体管的短沟道泄漏效应已经减小。由此，当关闭FinFET时，栅极结构可以更好地控制沟道以减小泄漏电流。
随着技术进一步演进，半导体工艺节点已经按比例缩小以用于高密集集成电路。结果，通过使半导体工艺节点缩小(例如，使工艺节点朝着亚20nm节点缩小)，已经改进了集成电路的形状因数。随着半导体器件按比例缩小，需要新的技术以从一代至下一代保持电子组件的性能。例如，期望由诸如III-V族材料的高载流子迁移率材料形成的晶体管用于高密度和高速集成电路。
与硅相比，高载流子迁移率材料提供多种优势。然而，由于与高载流子迁移率材料晶圆相关的高成本，硅晶圆在半导体工业中占据优势。制造基于高载流子迁移率材料的晶体管的一种解决方案是通过外延生长工艺在硅衬底上生长高载流子迁移率材料有源区。当在硅衬底上生长高载流子迁移率材料层时，高载流子迁移率材料可以被压缩应变以适合硅衬底的晶格间距。在高载流子迁移率材料层的厚度超过临界厚度之后，可以通过形成各种穿透位错来减轻应变。这种穿透位错是缺陷，其可以降低基于高载流子迁移率材料的晶体管的电性质。由在硅衬底上生长高载流子迁移率材料层引起的堆叠层错也降低这种晶体管的电性质。可能需要减少或消除穿透位错和堆叠层错的方法。
发明内容
本发明的实施例提供了一种方法，包括：在绝缘层中形成开口以暴露衬底的主要表面的部分，所述衬底包括第一半导体材料；使用第一外延生长工艺在所述开口中形成突出件，所述突出件包括设置在所述开口中的第一部分和延伸出所述开口的第二部分，所述突出件包括与所述第一半导体材料不同的第二半导体材料；以及使用与所述第一外延生长工艺不同的第二外延生长工艺在所述突出件的所述第二部分的侧壁上形成所述第二半导体材料。
本发明的另一实施例提供了一种方法，包括：在衬底上方沉积绝缘层，所述衬底包括第一半导体材料；在所述绝缘层中形成沟槽和开口，所述开口设置在所述沟槽和所述衬底之间，所述开口暴露所述衬底的主要表面的部分并且具有比所述沟槽小的尺寸；在所述衬底的主要表面的暴露部分上方生长纳米线，所述纳米线填充所述开口并且远离所述衬底进一步延伸出所述开口，所述纳米线包括与所述第一半导体材料不同的第二半导体材料；以及在所述纳米线的暴露侧壁上横向生长所述第二半导体材料以填充所述沟槽并且形成鳍结构。
本发明的又一实施例提供了一种方法，包括：在设置在第一半导体材料上方的介电层中形成通孔，所述通孔暴露所述第一半导体材料的主要表面；使用第一生长工艺在所述通孔中形成具有比所述第一半导体材料更高的载流子迁移率的第二半导体材料，所述第二半导体材料具有延伸出所述通孔的部分并且所述第二半导体材料的尺寸基本上等于所述通孔的尺寸；以及使用第二生长工艺增加延伸出所述通孔的所述第二半导体材料的部分的横向长度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1C示出根据实施例的FinFET器件的各种视图。
图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C以及图6A至图6C示出根据实施例的示出制造FinFET器件的方法的工艺流程的各种视图。
图7A和图7B示出根据实施例的在制造的中间阶段中的FinFET器件的截面图。
图8A和图8B示出根据实施例的在制造的中间阶段处的FinFET器件的放大图像。
图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C以及图14A至图14C示出根据实施例的示出制造FinFET器件的方法的工艺流程的各种视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
图1A至图1C示出根据一个或多个实施例的鳍式场效应晶体管(FinFET)器件100的各种视图。图1A示出FinFET器件100的立体图，而图1B和图1C示出分别沿着线A-A’和B-B’的图1A中示出的FinFET器件100的截面图。线A-A’可以平行于FinFET器件100的第一轴A1(例如，横轴)，而线B-B’可以平行于FinFET器件100的第二轴A2(例如，纵轴)。第二轴A2可以基本上垂直于第一轴A1。FinFET器件100包括衬底102、隔离区104和从衬底102延伸的鳍106(或鳍结构)。在图1A至图1C中示出的实例中，仅示出一个鳍106；然而，在其他实施例中，FinFET器件100的鳍的数量可以多于一个(例如，两个、三个、四个、五个或更多)。作为实例，多个鳍106可以从衬底102延伸，并且多个鳍106的每个的部分(例如，下部)可以由隔离区104围绕。
FinFET器件100的衬底102可以包括第一半导体材料。作为实例，第一半导体材料可以包括硅，但是其他半导体材料也可以是可能的，诸如III族元素、IV族元素、V族元素或它们的组合。实例包括锗、镓、砷或它们的组合。衬底102的第一半导体材料可以具有晶体结构。作为实例，衬底102的第一半导体材料的晶体结构可以具有<001>晶体取向或<111>晶体取向。
FinFET器件100包括设置在衬底102的主要表面102a处的隔离区104。隔离区104可以是绝缘层并且可以由浅沟槽隔离(STI)结构实现。隔离区104可以包括诸如氧化物材料、高密度等离子体(HDP)氧化物等的介电材料。隔离区104可以用于电绝缘鳍106与例如另一鳍，该另一鳍可以与鳍106横向分隔开。隔离区104可以包括形成在其中的开口108和沟槽110。作为实例，开口108可以称为通孔。
FinFET器件100包括鳍106，鳍106包括与衬底102的第一半导体材料不同的第二半导体材料。第二半导体材料可以具有晶体结构并且可以选自由IV族元素、III-V族化合物、II-VI族化合物、其他化合物半导体、它们的组合等组成的组。作为实例，第二半导体材料可以是锗、硅锗(SiGe)、砷化铟(InAs)、砷化铟镓(InxGa1-xAs)、锑化铟(InSb)、砷化镓(GaAs)、锑化镓(GaSb)、它们的组合等。第二半导体材料可以是具有与第一半导体材料相比的更高的载流子迁移率(例如，电子和/或空穴迁移率)的材料。在一些实施例中，第二半导体材料和第一半导体材料可以具有不同的晶体结构(例如，不同的晶格常数和/或不同的晶体取向)。
鳍106可以包括设置在隔离区104的开口108和沟槽110内的第一部分106a。因此，鳍106的第一部分106a可以由隔离区104围绕。鳍106可以额外地包括可以设置在第一部分106a上方的第二部分106b。鳍106的第二部分106b可以位于衬底102的远端，而鳍106的第一部分106a可以位于衬底102的近端。鳍106的第二部分106b可以在例如远离衬底102的方向上从鳍106的第一部分106a延伸。在一些实施例中，鳍106的第二部分106b可以用作FinFET器件100的沟道区。
FinFET器件100可以用于缩放互补金属氧化物半导体(CMOS)节点以用于其提供的与平面FET相比的在短沟道效应控制、性能和备用电源方面的有利效果。缩放的CMOS节点可能要求FinFET器件100的沟道区包括高迁移率半导体材料(诸如第二半导体材料)以带来改进的电路性能。然而，如图1A至图1C所示，鳍106的第二半导体材料可以形成在衬底102的第一半导体材料上方。在制造FinFET器件100的一些方法中，这可以导致在鳍106中形成结构缺陷(例如，堆叠层错和/或穿透位错)，例如，由于第一半导体材料和第二半导体材料的不同晶体结构。作为第一说明，在衬底102包括具有<001>晶体取向的硅并且选择性区域生长(SEG)和/或毯状生长用于形成鳍106的实例中，可能沿着鳍106的第二半导体材料的<110>晶体取向、在第一和第二半导体材料之间的界面处和/或在沟槽110的侧壁处形成结构缺陷。作为第二说明，在衬底包括具有<111>晶体取向的硅并且SEG和/或毯状生长用于形成鳍106的实例中，可能沿着鳍106的第二半导体材料的<110>晶体取向形成结构缺陷，并且结构缺陷可以延伸至鳍106的顶面。这些结构缺陷可以不利地影响FinFET器件100的性能。因此，将SEG和/或毯状生长用于形成鳍106可以产生不期望的影响。
图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C以及图6A至图6C示出根据一个或多个实施例的示出制造FinFET器件的方法的工艺流程图。在图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C以及图6A至图6C中示出的方法产生基本上没有诸如堆叠层错和穿透位错的结构缺陷的FinFET器件100，并且因此可以产生可以带来改进的电性能的FinFET器件100。
参照图2A至图2C，在衬底102的主要表面102a上方形成包括绝缘材料的隔离区104。图2A示出形成在衬底102的主要表面102a的顶部的隔离区104的立体图，而图2B和图2C分别示出沿着线A-A’和B-B’截取的图2A的截面图。如以上关于图1A至图1C描述的，衬底102可以包括第一半导体材料，而隔离区104可以包括诸如氧化物材料、高密度等离子体(HDP)氧化物等的介电材料。可以通过旋涂技术、电化学镀、化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(AVD)、分子束外延CVD等形成隔离区104。在工艺流程的这个阶段，隔离区104可以具有在从约50纳米至约100纳米的范围内的第一厚度T1，但是其他厚度也可以是可能的。
参照图3A至图3C，可以在隔离区104中形成开口108和沟槽110。开口108可以具有沿着第一轴A1的第一宽度W1和沿着第二轴A2的第二宽度W2。在实施例中，第一宽度W1可以基本上等于第二宽度W2。在另一实施例中，第一宽度W1可以与第二宽度W2不同。第一宽度W1与第二宽度W2的每个可以在从约3纳米至约50纳米的范围内，例如，在从约5纳米至约40纳米的范围内，但是根据其他实施例，其他宽度也可以是可能的。沟槽110可以具有沿着第一轴A1截取的第三宽度W3和沿着第二轴A2截取的第四宽度W4。第三宽度W3可以不同于(例如，小于)第四宽度W4。在实施例中，第三宽度W3可以在从约5纳米至约50纳米的范围内，而第四宽度W4可以在从约20纳米至约100纳米的范围内，但是根据其他实施例，其他宽度也可以是可能的。
可以使用包括光刻和蚀刻工艺的合适的技术形成开口108和沟槽110。作为实例，光刻和蚀刻工艺可以包括在隔离区104上方沉积掩模材料(诸如光刻胶)，将掩模材料曝光成一图案，以及根据图案蚀刻隔离区104以形成开口108和沟槽110。为了简洁，在图3A至图3C中未示出这些步骤。
在一个实施例中，可以在形成沟槽110之前形成开口108。作为实例，开口108可以形成(例如，使用上述光刻和蚀刻工艺)在隔离区104中并且可以从隔离区104的主要表面104a延伸至衬底102的主要表面102a，从而使得通过开口108暴露衬底102的部分。在一些实施例中，可以在隔离区104的中心区域形成开口108。此后，可以使开口108的部分(例如，邻近隔离区104的主要表面104a的开口108的部分，例如，开口108的上部)变宽(例如，使用上述光刻和蚀刻工艺)以形成沟槽110。
在另一实施例中，可以在形成开口108之前形成沟槽110。作为实例，沟槽110可以形成(例如，使用上述光刻和蚀刻工艺)在隔离区104中并且可以从隔离区104的主要表面104a延伸至隔离区104的部分内。在形成沟槽110中，隔离区104的部分可以限定沟槽110的地面110a。此后，可以去除(例如，使用上述光刻和蚀刻工艺)位于沟槽110地面110a处的隔离区104的部分以暴露衬底102的部分，从而形成开口108。在一些实施例中，可以在沟槽110的中心区域中形成开口108。
参照图4A至图4C，可以使用第一生长工艺(如箭头204所示)在开口108中形成突出件202。突出件202可以包括以上关于图1A至图1C描述的第二半导体材料。突出件202可以填充开口108并且远离衬底102的主要表面102a(例如，在基本上垂直于衬底102的主要表面102a的方向上)延伸。如图4B和图4C所示，突出件202可以接触(例如，物理接触)开口108的侧壁，但是可以与沟槽110的侧壁间隔开。在实施例中，突出件202可以是线(例如，纳米线)。突出件202可以形成为具有第一尺寸D1(例如，高度)，第一尺寸D1可以从衬底102的主要表面102a测量。第一尺寸D1可以在从约50纳米至约200纳米的范围内。此外，突出件202可以形成为具有第二尺寸D2(例如，宽度)，第二尺寸D2可以在从约3纳米至约50纳米的范围内(例如，在从约5纳米至约10纳米的范围内)。在一些实施例中，第二尺寸D2可以基本上等于开口108的第一宽度W1和/或第二宽度W2。
在一些实施例中，如在图4A至图4C的实例中，突出件202可以形成为使得面向远离衬底102的突出件202的表面206与隔离区104的主要表面104a基本上共面。在这样的实施例中，突出件202可以设置(例如，完全设置)在隔离区104的沟槽110和开口108内。然而，在其他实施例中，突出件202可以延伸出沟槽110，从而使得突出件202的表面206比隔离区104的主要表面104a离衬底102的主要表面102a更远。图7A中示出了这样的实施例的实例的截面图。
第一生长工艺204可以包括第一外延生长工艺，诸如第一金属有机化学汽相沉积(MOCVD)工艺。第一生长工艺204的工艺参数可以选择为使得促进在基本上垂直于衬底102的主要表面102a的方向(例如，本文中称为垂直生长)上的第二半导体材料的生长，而抑制、防止或基本上消除在基本上平行于衬底102的主要表面102a的方向(例如，本文中称为横向或径向生长)上的第二半导体材料的生长。
作为实例，第一生长工艺204的温度可以在从约500摄氏度至约650摄氏度的范围内(例如，在从约540摄氏度至约600摄氏度的范围内)。作为实例，可以将衬底102加热至和/或保持在上述温度范围内。这个温度范围可以促进第二半导体材料的垂直生长，而抑制、防止或以其他方式消除第二半导体材料的横向或径向生长。说明性地，当衬底102包括具有<111>晶体取向的硅并且第二半导体材料包括铟和砷(例如，InAs或InxGa1-xAs)时，上述温度范围通过减少可用于具有<110>晶体取向的第二半导体材料的表面处的铟原子的键的数量来抑制、防止或以其他方式基本上消除第二半导体材料的横向或径向生长。具有<110>晶体取向的半导体材料的表面可以包括突出件202的侧壁208。可用于铟原子的键的数量的减少可以是砷解吸附的结果。
作为另一实例，第一生长工艺204的前体的摩尔比可以小于约400(例如，在从约300至约350的范围内)以促进第二半导体材料的垂直生长，而抑制、防止或以其他方式消除第二半导体材料的横向或径向生长。说明性地，当衬底102包括具有<111>晶体取向的硅并且第二半导体材料包括III-V族材料时，第一生长工艺204的V/III前体的摩尔比可以在上述范围内以促进第二半导体材料的垂直生长，而抑制、防止或以其他方式消除第二半导体材料的横向或径向生长。
凭借突出件202的尺寸D1和D2以及第一生长工艺204(例如，工艺参数和/或它们的摩尔比)，突出件202可以基本上没有诸如穿透位错和堆叠层错的结构缺陷。因此，突出件202可以用作用于随后在突出件202的侧壁208上横向或径向生长第二半导体材料的无缺陷晶种。图5A至图5C中示出了这样的步骤的实例。
参照图5A至图5C，可以通过在突出件202的侧壁208上横向或径向生长第二半导体材料来使突出件202变宽以填充沟槽110。工艺流程的该步骤的结果是鳍106。由于突出件202可以基本上没有结构缺陷，在突出件202的侧壁208上横向或径向生长的第二半导体材料也可以基本上没有结构缺陷，从而产生基本上没有结构缺陷的鳍106。
可以通过第二生长工艺(如箭头210所示)实现突出件202的侧壁208上的第二半导体材料的横向或径向生长。在一些实施例中，如在图5A至图5C的实例中，对具有与隔离区104的主要表面104a基本上共面的表面206的突出件202实施第二半导体材料的横向或径向生长。在这样的实施例中，鳍106可以设置(例如，完全设置)在隔离区104的沟槽110内。然而，在其他实施例中，对延伸出沟槽110的突出件202(例如，图7A中示出的突出件202)实施第二半导体材料的横向或径向生长。在这样的实施例中，鳍106的第一区可以设置在隔离区104的沟槽110内，并且鳍106的第二区可以设置在沟槽110外部和隔离区104的主要表面104a上方。图7B中示出了这样的实施例的实例的截面图。
第二生长工艺210可以包括诸如第二MOCVD工艺的第二外延生长工艺。第二生长工艺210的工艺参数可以选择为使得抑制、防止或基本上消除突出件202上方的第二半导体材料的垂直生长，而促进突出件202的侧壁208上的第二半导体材料的横向或径向生长(例如，在朝着沟槽110的侧壁的方向上)。
作为实例，第二生长工艺210的温度可以在从约300摄氏度至约500摄氏度的范围内(例如，在从约350摄氏度至约450摄氏度的范围内)。作为实例，可以将衬底102加热至和/或保持在上述温度范围内。这个温度范围可以促进第二半导体材料的横向或径向生长，而抑制、防止或以其他方式消除第二半导体材料的垂直生长。说明性地，当突出件202的侧壁208具有<110>晶体取向并且第二半导体材料包括铟和砷(例如，InAs或InxGa1-xAs)时，上述温度范围通过减少可用于具有<111>晶体取向的第二半导体材料的表面处的铟原子的键的数量来抑制、防止或以其他方式基本上消除第二半导体材料的垂直生长。具有<111>晶体取向的半导体材料的表面可以包括面向远离衬底102的突出件202的表面206。可用于铟原子的键的数量的这种减少可以是砷解吸附的结果。
作为另一实例，第二生长工艺210的前体的摩尔比可以大于约200(例如，在从约400至约600的范围内)以促进第二半导体材料的横向或径向生长，而抑制、防止或以其他方式消除第二半导体材料的垂直生长。说明性地，当第二半导体材料包括III-V族材料时，第二生长工艺210的V/III前体的摩尔比可以在上述范围内以促进第二半导体材料的横向或径向生长，而抑制、防止或以其他方式消除第二半导体材料的垂直生长。
第二半导体材料的横向或径向生长继续进行，直到填充沟槽110，从而形成鳍106。在鳍106的区域设置在沟槽110外部和隔离区104的主要表面104a上方(例如，如图7B所示)的实施例中，可以实施平坦化工艺(例如，化学机械抛光(CMP)工艺)以去除位于沟槽110外部和隔离区104的主要表面104a上方的鳍106的区域，从而产生图5A至图5C中示出的结构。在一些实施例中，使用第一生长工艺204生长的第二半导体材料可以与使用第二生长工艺210生长的第二半导体材料相同。然而，在其他实施例中，使用第一生长工艺204生长的第二半导体材料可以与使用第二生长工艺210生长的第二半导体材料不同。
如上所述，鳍106可以基本上没有诸如穿透位错和堆叠层错的结构缺陷。这可能是在衬底102上方垂直生长(例如，使用第一生长工艺204)基本上没有缺陷的突出件202(例如，纳米线)以及通过随后将突出件202用作没有缺陷的晶种在突出件202的侧壁208上横向或径向生长第二半导体材料(例如，使用第二生长工艺210)以填充沟槽110的结果。
参照图6A至图6C，在一些实施例中，可以使隔离区104的主要表面104a凹进以暴露鳍106的部分106b。在实例中，这可以通过使用蚀刻工艺去除围绕鳍106的部分106b的隔离区104的部分来完成，该蚀刻工艺可以包括使用湿和/或干蚀刻剂。作为实例，使用的蚀刻剂可以包括氢氟酸(HF)和/或SiCoNi。在一些实施例中，通过隔离区104的凹进暴露的鳍106的部分106b可以具有第三尺寸D3(例如，从隔离区104的主要表面104a测量的高度)，第三尺寸D3可以在从约5纳米至约50纳米的范围内。在这之后，可以形成栅极结构(未示出)以包裹在鳍106的部分上方。
图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C和图6A至图6C中示出的方法产生基本上没有诸如堆叠层错和穿透位错的结构缺陷的FinFET器件100，并且因此可以产生可以带来改进的电性能的FinFET器件100。
图8A和图8B示出根据一个或多个实施例的处于制造的中间阶段的FinFET器件100的放大图像(例如，扫描电子显微镜(SEM)图像)。图8A示出其中形成(例如，通过第一生长工艺204)多个突出件202的实例。在图8A的实例中，多个突出件202的每个延伸出相应的开口108并且在基本上垂直于沟槽110的地面110a的方向上延伸。在实施例中，突出件202可以是具有在约40纳米至约50纳米的范围内的直径的纳米线。如图8A所示，促进第二半导体材料的垂直生长，而抑制第二半导体材料的横向或径向生长(例如，通过选择如以上关于图4A至图4C描述的第一生长工艺204的工艺参数)。
图8B示出实例，其中，促进(例如，通过第二生长工艺210)第二半导体材料从突出件202的侧壁的横向或径向生长，而抑制、防止或以其他方式消除第二半导体材料的垂直生长。该横向或径向生长产生设置在多个突出件202的位置处的横向半导体区802。应该注意，在该实例中，实施第二生长工艺210预定的时间段。也应该注意，如由横向半导体区802的六边小平面证实的，横向或径向生长是晶体状的。
图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C以及图14A至图14C示出根据一个或多个实施例的示出制造FinFET器件的方法的工艺流程图。参照图9A至图9C，在衬底102的主要表面102a上方形成包括绝缘材料的隔离区104(例如，使用以上关于图2A至图2C描述的类似的工艺)。在该实施例中，隔离区104可以具有第二厚度T2，第二厚度T2可以小于第一厚度T1。作为实例，第二厚度T2可以在从约30纳米至约50纳米的范围内，但是其他厚度也可以是可以的。
参照图10A至图10C，可以在隔离区104中形成开口108以暴露衬底102的部分。可以使用以上关于图3A至图3C描述的类似的工艺形成开口108。开口108可以具有沿着第一轴A1的第一宽度W1和沿着第二轴A2的第二宽度W2。如以上关于图3A至图3C描述的，第一宽度W1和第二宽度W2可以在从约3纳米至约50纳米的范围内，例如，在从约5纳米至约40纳米的范围内，但是根据其他实施例，其他宽度也可以是可能的。在该实施例中，应该注意，未形成沟槽110；相反，仅在隔离区104中形成开口108。
参照图11A至图11C，可以使用第一生长工艺204在开口108中形成包括第二半导体材料的突出件202。在该实施例中，突出件202也可以具有以上关于图4A至图4C描述的尺寸D1和D2。特别地，促进第二半导体材料的垂直生长，而通过选择如以上关于图4A至图4C描述的第一生长工艺204的工艺参数抑制半导体材料的横向或径向生长。
参照图12A至图12C，可以通过使用第二生长工艺210(例如，具有以上关于图5A至图5C描述的工艺参数)使突出件202变宽以覆盖隔离区104的主要表面104a来形成鳍106。在图5A至图5C的实例中，沟槽110的侧壁可以用作第二生长工艺210期间的第二半导体材料的横向或径向生长的边界。然而，在图12A至图12C的实例中，不存在这样的沟槽110。因此，可以实施第二生长工艺210预定的时间段(例如，足以覆盖隔离区104的主要表面104a的时间段)。
参照图13A至图13C，例如，可以使用以上关于图3A至图3C描述的光刻和蚀刻工艺图案化鳍106。可以图案化鳍106以具有沿着第一轴A1的第一横向长度L1和沿着第二轴A2的第二横向长度L2。在实施例中，第一横向长度L1可以在从约5纳米至约50纳米的范围内，而第二横向长度L2可以在从约20纳米至约100纳米的范围内。
参照图14A至图14C，位于鳍106的第一横向长度L1和第二横向长度L2外部的隔离区104的部分的厚度可以增加以围绕鳍106的部分(例如，下部)。作为实例，隔离区104的绝缘材料可以设置在鳍106上方以覆盖鳍106的主要表面和侧壁。可以使用以上关于图2A至图2C描述的一个或多个工艺沉积绝缘材料。随后，可以实施平坦化工艺(例如，CMP工艺)以从鳍106的主要表面去除绝缘材料的部分。在这之后，可以使用蚀刻工艺去除围绕鳍106的上部的隔离区104的部分，该蚀刻工艺可以类似于以上关于图6A至图6C描述的蚀刻工艺。在一些实施例中，通过隔离区104的凹进暴露的鳍106的部分106b可以具有第三尺寸D3(例如，从隔离区104的主要表面104a测量的高度)，第三尺寸D3在从约5纳米至约50纳米的范围内。图14A至图14C中示出的结构的随后的处理可以包括形成栅极结构(未示出)以包裹在鳍106的部分上方。
图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C以及图14A至图14C中示出的方法产生基本上没有诸如堆叠层错和穿透位错的结构缺陷的FinFET器件100，并且因此可以产生可以带来改进的电性能的FinFET器件100。
根据本文中呈现的各个实施例，提高了一种制造半导体器件的方法。该方法可以包括：在绝缘层中形成开口以暴露衬底的主要表面的部分，该衬底包括第一半导体材料；使用第一外延生长工艺在开口中形成突出件，该突出件包括设置在开口中的第一部分和延伸出开口的第二部分，该突出件包括与第一半导体材料不同的第二半导体材料；以及使用与第一外延生长工艺不同的第二外延生长工艺在突出件的第二部分的侧壁上形成第二半导体材料。
在上述方法中，其中，所述第一外延生长工艺的温度在从约500摄氏度至约650摄氏度的范围内，并且其中，所述第二外延生长工艺的温度在从约300摄氏度至约500摄氏度的范围内。
在上述方法中，其中，所述第一外延生长工艺的前体的摩尔比在从约300至约350的范围内，并且其中，所述第二外延生长工艺的前体的摩尔比在从约400至约600的范围内。
在上述方法中，其中，所述第二外延生长工艺抑制除了所述突出件的侧壁之外的所述突出件的表面上的所述第二半导体材料的生长。
在上述方法中，其中，所述突出件包括在基本上垂直于所述衬底的主要表面的方向上延伸的纳米线。
在上述方法中，其中，与所述第一半导体材料相比，所述第二半导体材料具有更高的载流子迁移率。
在上述方法中，其中，在所述绝缘层中形成所述开口包括光刻工艺和蚀刻工艺。
在上述方法中，其中，所述第一半导体材料包括硅、锗、镓或砷的至少一种。
在上述方法中，其中，所述第二半导体材料包括锗、硅锗、砷化铟、砷化铟镓、锑化铟、砷化镓或锑化镓的至少一种。
根据本文中呈现的各个实施例，提高了一种制造半导体器件的方法。该方法可以包括：在衬底上方沉积绝缘层，衬底包括第一半导体材料；在绝缘层中形成沟槽和开口，开口设置在沟槽和衬底之间，开口暴露衬底的主要表面的部分并且具有比沟槽小的尺寸；在衬底的主要表面的暴露部分上方生长纳米线，纳米线填充开口并且远离衬底进一步延伸出开口，纳米线包括与第一半导体材料不同的第二半导体材料；以及在纳米线的暴露侧壁上横向生长第二半导体材料以填充沟槽并且形成鳍结构。
在上述方法中，还包括使所述沟槽的部分凹进以暴露所述鳍结构的部分。
在上述方法中，还包括使所述沟槽的部分凹进以暴露所述鳍结构的部分，其中，所述凹进包括蚀刻工艺。
在上述方法中，还包括平坦化所述鳍结构，其中，所述鳍结构的主要表面与所述沟槽的主要表面基本上共面。
在上述方法中，其中，生长所述纳米线和横向生长所述第二半导体材料包括金属有机化学汽相沉积工艺。
在上述方法中，其中，所述纳米线和所述鳍结构基本上没有穿透位错。
根据本文中呈现的各个实施例，提高了一种制造半导体器件的方法。该方法可以包括：在设置在第一半导体材料上方的介电层中形成通孔，通孔暴露第一半导体材料的主要表面；使用第一生长工艺在通孔中形成具有比第一半导体材料更高的载流子迁移率的第二半导体材料，第二半导体材料具有延伸出通孔的部分并且具有基本上等于通孔的尺寸的尺寸；以及使用第二生长工艺增加延伸出通孔的第二半导体材料的部分的横向长度。
在上述方法中，其中，所述第一生长工艺促进所述第二半导体材料的垂直生长，并且抑制所述第二半导体材料的横向生长，并且其中，所述第二生长工艺抑制所述第二半导体材料的垂直生长，并且促进所述第二半导体材料的横向生长。
在上述方法中，其中，在所述第一生长工艺期间的所述第一半导体材料的温度在从约500摄氏度至约650摄氏度的范围内，并且其中，所述第二生长工艺期间的所述第一半导体材料的温度在从约300摄氏度至约500摄氏度的范围内。
在上述方法中，其中，所述第一生长工艺的前体的摩尔比在从约300至约350的范围内，并且其中，所述第二生长工艺的前体的摩尔比在从约400至约600的范围内。
在上述方法中，其中，所述通孔的尺寸包括所述通孔的宽度，并且其中，所述通孔的宽度在从约3纳米至约50纳米的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
在绝缘层中形成开口以暴露衬底的主要表面的部分，所述衬底包括第一半导体材料；
使用第一外延生长工艺在所述开口中形成突出件，所述突出件包括设置在所述开口中的第一部分和延伸出所述开口的第二部分，所述突出件包括与所述第一半导体材料不同的第二半导体材料；以及
使用与所述第一外延生长工艺不同的第二外延生长工艺在所述突出件的所述第二部分的侧壁上形成所述第二半导体材料。
2.根据权利要求1所述的方法，其中，所述第一外延生长工艺的温度在从约500摄氏度至约650摄氏度的范围内，并且其中，所述第二外延生长工艺的温度在从约300摄氏度至约500摄氏度的范围内。
3.根据权利要求1所述的方法，其中，所述第一外延生长工艺的前体的摩尔比在从约300至约350的范围内，并且其中，所述第二外延生长工艺的前体的摩尔比在从约400至约600的范围内。
4.根据权利要求1所述的方法，其中，所述第二外延生长工艺抑制除了所述突出件的侧壁之外的所述突出件的表面上的所述第二半导体材料的生长。
5.根据权利要求1所述的方法，其中，所述突出件包括在基本上垂直于所述衬底的主要表面的方向上延伸的纳米线。
6.根据权利要求1所述的方法，其中，与所述第一半导体材料相比，所述第二半导体材料具有更高的载流子迁移率。
7.根据权利要求1所述的方法，其中，在所述绝缘层中形成所述开口包括光刻工艺和蚀刻工艺。
8.根据权利要求1所述的方法，其中，所述第一半导体材料包括硅、锗、镓或砷的至少一种。
9.一种方法，包括：
在衬底上方沉积绝缘层，所述衬底包括第一半导体材料；
在所述绝缘层中形成沟槽和开口，所述开口设置在所述沟槽和所述衬底之间，所述开口暴露所述衬底的主要表面的部分并且具有比所述沟槽小的尺寸；
在所述衬底的主要表面的暴露部分上方生长纳米线，所述纳米线填充所述开口并且远离所述衬底进一步延伸出所述开口，所述纳米线包括与所述第一半导体材料不同的第二半导体材料；以及
在所述纳米线的暴露侧壁上横向生长所述第二半导体材料以填充所述沟槽并且形成鳍结构。
10.一种方法，包括：
在设置在第一半导体材料上方的介电层中形成通孔，所述通孔暴露所述第一半导体材料的主要表面；
使用第一生长工艺在所述通孔中形成具有比所述第一半导体材料更高的载流子迁移率的第二半导体材料，所述第二半导体材料具有延伸出所述通孔的部分并且所述第二半导体材料的尺寸基本上等于所述通孔的尺寸；以及
使用第二生长工艺增加延伸出所述通孔的所述第二半导体材料的部分的横向长度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576796B2 (en) * 2015-05-15 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9911660B2 (en) * 2016-04-26 2018-03-06 Lam Research Corporation Methods for forming germanium and silicon germanium nanowire devices
EP3505490B1 (en) * 2017-12-29 2022-02-09 Imec Vzw A method for forming a qubit device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142442A (zh) * 2009-11-17 2011-08-03 三星电子株式会社 半导体器件及其形成方法
CN103035713A (zh) * 2011-10-04 2013-04-10 台湾积体电路制造股份有限公司 FinFET器件及其制造方法
US20130193446A1 (en) * 2012-01-31 2013-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet and method of fabricating the same
CN103311296A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 具有高迁移率和高能带隙材料的半导体结构及方法
US20130277760A1 (en) * 2012-04-24 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET Structure and Method of Making Same
CN104299893A (zh) * 2013-07-17 2015-01-21 格罗方德半导体公司 通过执行替代生长制程形成finfet半导体装置的替代鳍片的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US20100072515A1 (en) * 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9576796B2 (en) * 2015-05-15 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142442A (zh) * 2009-11-17 2011-08-03 三星电子株式会社 半导体器件及其形成方法
CN103035713A (zh) * 2011-10-04 2013-04-10 台湾积体电路制造股份有限公司 FinFET器件及其制造方法
US20130193446A1 (en) * 2012-01-31 2013-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet and method of fabricating the same
CN103311296A (zh) * 2012-03-08 2013-09-18 台湾积体电路制造股份有限公司 具有高迁移率和高能带隙材料的半导体结构及方法
US20130277760A1 (en) * 2012-04-24 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET Structure and Method of Making Same
CN104299893A (zh) * 2013-07-17 2015-01-21 格罗方德半导体公司 通过执行替代生长制程形成finfet半导体装置的替代鳍片的方法

Also Published As

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