CN106155585A - 自适应读取干扰收回策略 - Google Patents

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Abstract

本发明提供一种存储器系统，其可包括：存储器，其包括多个存储块；以及控制器，其适于当多个块中的块被读取时使对应于该块的第一计数器增值，当第一计数器达到预先定义的计数数量时使第二计数器增值，当第二计数器被增值时确定该块的错误计数以及当错误计数超过错误阈值时启动收回功能。

Description

自适应读取干扰收回策略
相关申请的交叉引用
本申请要求于2015年5月13日提交的临时申请号为62/161,094的美国临时申请的权益，其全部内容在此通过引用并入本文。
技术领域
本公开的示例性实施例涉及一种存储器系统及其操作方法。
背景技术
计算机环境范例已经转变至可随时随地使用的普适计算系统。由于该事实，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用一直快速增加。这些便携式电子装置通常使用具有存储器装置即数据存储装置的存储器系统。数据存储装置被用作便携式电子装置的主存储器装置或辅助存储器装置。
由于使用存储器装置的数据存储装置没有移动部件，所以它们提供良好的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的一方面包括存储器系统。存储器系统可包括：存储器，其包括多个存储块；以及控制器，其适于当多个块中的块被读取时使对应于该块的第一计数器增值，当第一计数器达到预先定义的计数数量时使第二计数器增值，当第二计数器被增值时确定该块的错误计数以及当错误计数超过错误阈值时启动收回功能。
本发明的进一步的方面包括方法。该方法可包括当多个块中的块被读取时使对应于该块的第一计数器增值，当第一计数器达到预先定义的计数数量时使第二计数器增值，当第二计数器被增值时确定该块的错误计数以及当错误计数超过错误阈值时启动收回功能。
本发明的附加方面包括存储器装置。存储器装置可包括：存储器，其包括多个存储块；第一计数器；第二计数器；以及控制器，其被配置成当多个块中的块被读取时使对应于该块的第一计数器增值、当第一计数器达到预先定义的计数数量时使第二计数器增值，当第二计数器被增值时确定该块的错误计数以及当错误计数超过错误阈值时启动收回功能。
附图说明
图1是示意性示出根据本发明的实施例的存储器系统的框图。
图2是示出根据本发明的实施例的存储器系统的框图。
图3是示出根据本发明的实施例的存储器装置的存储块的电路图。
图4是根据本发明的方面的示例系统的简图。
图5是根据本发明的方面的方法的步骤的流程图。
图6是根据本发明的方面的算法。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这些实施例被提供使得本公开将是彻底且完整的并将本发明的范围充分传达给本领域技术人员。在整个公开中，相似的参考编号指的是本发明的各种附图和实施例中的相似部件。
本发明可以多种方式实施，包括作为进程；设备；系统；物质组分；呈现在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如适用于执行存储在联接至处理器的存储器上和/或由联接至处理器的存储器提供的指令的处理器。在本说明书中，这些实施例或本发明可采用的任何其它形式可被称为技术。通常，公开的进程的步骤的顺序可在本发明的范围内改变。除非另有说明，否则诸如被描述为适用于执行任务的处理器或存储器的组件可被实施为在给定时间临时适用于执行任务的一般组件或被制造为执行任务的专用组件。如在此所使用的，术语“处理器”是指适用于处理数据的一个或多个装置、电路和/或处理核心，诸如计算机程序指令。
下面连同示出本发明的原理的附图一起提供本发明的一个或多个实施例的详细说明。结合这些实施例描述本发明，但本发明不限于任意实施例。本发明的范围仅由权利要求限制且本发明包含许多可选方案、变型和等同方案。为了能够彻底理解本发明，在下面的描述中阐述许多具体细节。这些细节被提供以用于示例的目的，且在没有一些或全部这些具体细节的情况下，本发明可根据权利要求来实施。为了清楚的目的，没有详细描述在与本发明相关的技术领域中已知的技术材料使得本发明没有被不必要地模糊。
图1是示意性示出根据本发明的实施例的存储器系统10的框图。
参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200。
存储器控制器100可控制半导体存储器装置200的全部操作。
半导体存储器装置200可在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可通过输入/输出线接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可通过电源线接收电源PWR以及通过控制线接收控制信号CTRL。控制信号可包括命令锁存启用(CLE)信号、地址锁存启用(ALE)信号、芯片启用(CE)信号、写入启用(WE)信号、读取启用(RE)信号等。
存储器控制器100和半导体存储器装置200可被集成在单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可被集成在诸如固态驱动器(SSD)的单个半导体装置中。固态驱动器可包括用于将数据存储在其中的存储装置。当半导体存储器系统10被用在SSD中时，联接至存储器系统10的主机(未示出)的操作速度可显著提高。
存储器控制器100和半导体存储器装置200可被集成在诸如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可被集成在单个半导体装置中以配置诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)的PC卡、标准闪存(CF)卡、智能多媒体(SM)卡、记忆棒、多媒体卡(MMC)、减小尺寸的多媒体卡(RS-MMC)、微型版MMC(微型MMC)、安全数码(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)以及通用闪速存储器(UFS)。
作为另一个示例，存储器系统10可被设置为诸如以下的包括电子装置的各种元件中的一个：计算机、超便携移动PC(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏装置、航海装置、黑匣子、数码相机、数码多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境下接收和传输信息的装置、家庭网络的电子装置中的一个、计算机网络的电子装置中的一个、远程信息处理网络的电子装置中的一个、射频识别(RFID)装置或计算系统的元件装置。
图2是示出根据本发明的实施例的存储器系统的详细框图。例如，图2的存储器系统可描述图1中示出的存储器系统10。
参照图2，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器系统10可响应于来自主机装置的请求而操作，尤其是，存储待被由主机装置访问的数据。
主机装置可利用各种电子装置中的任意一种来实施。在一些实施例中，主机装置可包括诸如台式计算机、工作站、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器和数字视频播放器的电子装置。在一些实施例，主机装置可包括诸如移动电话、智能电话、电子书、MP3播放器、便携式多媒体播放器(PMP)和便携式游戏机的便携式电子装置。
存储器装置200可存储待被由主机装置访问的数据。
存储器装置200可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)的非易失存储器装置来实施。
控制器100可控制存储器装置200中数据的存储。例如，控制器100可响应于来自主机装置的请求控制存储器装置200。控制器100可将从存储器装置200读取的数据提供至主机装置，并将从主机装置提供的数据存储在存储器装置200中。
控制器100可包括通过总线160联接的存储单元110、控制单元120、错误纠正码(ECC)单元130、主机接口140和存储器接口150。
存储单元110可用作存储器系统10和控制器100的工作存储器并存储用于驱动存储器系统10和控制器100的数据。当控制器100控制存储器装置200的操作时，存储单元110可存储被控制器100和存储器装置200用于诸如读取操作、写入操作、编程操作和擦除操作的数据。
存储单元110可利用易失性存储器来实施。存储单元110可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储单元110可将主机装置使用的数据存储在存储器装置200中以用于读取操作和写入操作。为了存储数据，存储单元110可包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
控制单元120可响应于来自主机装置的写入请求或读取请求而控制存储器系统10的一般操作和用于存储器装置200的写入操作或读取操作。控制单元120可驱动被称为闪存转换层(FTL)的固件以控制存储器系统10的一般操作。例如，FTL可执行诸如逻辑-物理(L2P)映射、损耗均衡、碎片收集和坏块处理的操作。L2P映射被称为逻辑块寻址(LBA)。
ECC单元130可检测并纠正在读取操作期间从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可纠正错误位的阈值数量时，ECC单元130可不纠正错误位，而是可输出表示纠正错误位失败的错误纠正失败信号。
在一些实施例中，ECC单元130可基于诸如低密度奇偶检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮(turbo)码、涡轮乘积码(TPC)、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等的编码调制来执行错误纠正操作。ECC单元130可包括用于错误纠正操作的所有电路、系统或装置。
主机接口140可通过诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的一个或多个与主机装置通信。
存储器接口150可提供控制器100和存储器装置200之间的接口以允许控制器100响应于来自主机装置的请求而控制存储器装置200。存储器接口150可在CPU120的控制器下生成用于存储器装置200的控制器信号并处理数据。当存储器装置200是诸如NAND闪速存储器的闪速存储器时，存储器接口150可在CPU120的控制器下生成用于存储器装置200的控制器信号并处理数据。
存储器装置200可包括存储单元阵列210、控制电路220、电压生成电路230、行解码器240、页面缓冲器250、列解码器260和输入/输出电路270。存储单元阵列210可包括多个存储块211并可将数据存储在其中。电压生成电路230、行解码器240、页面缓冲器250、列解码器260和输入/输出电路270形成用于存储器单元阵列210的外围电路。外围电路可执行存储器单元阵列210的编程操作、读取操作或擦除操作。控制电路220可控制外围电路。
电压生成电路230可生成具有各种电平的操作电压。例如，在擦除操作中，电压生成电路230可生成具有各种电平的操作电压，诸如擦除电压和过电压。
行解码器240可连接至电压生成电路230和多个存储块211。行解码器240可响应于由控制电路220生成的行地址RADD选择多个存储块211中的至少一个存储块，并将从电压生成电路230供应的操作电压传输至在多个存储块211中选择的存储块。
页面缓冲器250通过位线BL(未示出)连接至存储器单元阵列210。页面缓冲器250可响应于由控制电路220生成的页面缓冲器控制信号利用正电压对位线BL预充电、在编程操作中将数据传输至选择的存储块/在读取操作中从选择的存储块接收数据或临时存储传输的数据。
列解码器260可将数据传输至页面缓冲器250/从页面缓冲器250接收数据或将数据传输至输入电路270/从输出电路270接收数据。
输入/输出电路270可通过输入/输出电路270将从外部装置(例如，存储器控制器100)传输的命令和地址传输至控制电路220、将数据从外部装置传输至列解码器260或将数据从列解码器260输出至外部装置。
控制电路220可响应于命令和地址控制外围电路。
图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2中示出的存储器单元阵列210的存储块211。
参照图3，存储块211可包括分别联接至位线BL0至BLm-1的多个单元字符串221。每列的单元字符串可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元或存储器单元晶体管可串行地联接在选择晶体管DST和SST。存储单元MC0至MCn-1中的每个可由每个单元中都存储多位数据信息的多层单元(MLC)形成。单元字符串221可分别电联接至对应的位线BL0至BLm-1。
在一些实施例中，存储块211可包括NAND型闪速存储单元。然而，存储块211不限于NAND闪速存储器，而是可包括NOR型闪速存储器、结合两个或多个类型的存储单元的混合闪速存储器和控制器被嵌入在存储芯片内部的1-NAND闪速存储器。
累积读取干扰错误是闪存错误的主要来源之一。当字线上的单元被读取时，相同块中的其它字线上的单元将受到读取操作期间应用的相对高的Vpass电压的干扰。尽管一个读取操作对邻近字线具有非常小的影响，但随时间的累积读取可能最终引入足够的错误，使得错误的总数将大于ECC错误纠正能力，导致不可纠正的错误和数据丢失。
读取干扰错误可通过闪存纠正和刷新来克服。主要理念是在闪存介质累积比ECC可纠正的错误更多的过多错误之前从闪速存储器读取数据、利用闪速控制器中的ECC引擎纠正这些错误以及将无错误数据重编程到闪速存储器中。一个关键问题是在错误变成不可纠正之前何时收回读取干扰下的数据。
当前解决方案的问题是它们假设错误计数随着读取干扰计数的数量均匀增加。然而，这在相同的P/E循环计数下对于闪速存储器是大致正确的，但其在不同的P/E循环计数下对于闪速存储器是不正确的。每当单元读取在高P/E循环下比在低P/E循环下大时，读取干扰错误计数增加。当闪速存储器与更多P/E循环一起使用时，当前解决方案失败的可能性较大。
即使闪存块在相同的P/E循环计数下，相同的读取干扰计数可引起不同的错误。由于读取干扰将需要一些时间，所以两个邻近字线检查之间增加的错误将是读取干扰引起的错误加上两个读取干扰检查期间滞留引起的错误之和。为读取密集工作负载，两个读取检查之间的滞留时间较短。然而，为了读取稀疏工作负载，滞留时间较长。在两个邻近检查期间由读取干扰引起的错误增加对于读取密集工作负载和读取稀疏工作负载大约相同。然而，滞留时间可显著不同，因为对于读取稀疏工作负载的两个邻近检查之间的期间可远远大于读取密集工作负载。
参照图4，示出用于解决上述问题的示例系统40。系统40包括易失性存储器(DRAM)400和存储器402。DRAM 400可包括LBA表410和诸如上述控制器的控制器404。存储器402可包括多个块、用于主机写入的开放块430和用于垃圾收集的开放块440。系统40还包括第一计数器450和第二计数器460。计数器450和460可装在存储器402和/或DRAM 400上，或可选地，装在单独的存储器上。
图5是用于确定何时执行收回功能的步骤的流程图50。在此描述的步骤和进程的功能性可由诸如上文所述的控制器来操作。
在步骤500中，当块被读取时，使对应于块的第一计数器增值。每次读取至其对应的块后第一计数器增加，且当第一计数器达到特定的预先定义的计数数量时，检查邻近字线错误率。预先定义的计数数量可被设置为约10000次读取或根据系统的特殊规格所期望的其它值。
在步骤502中，当第一计数器达到预先定义的计数数量时，使第二计数器增值。第二计数器可被配置成计数第一计数器达到预先定义的计数数量的次数(例如，每个块已经经历的读取周期的数量)。每当对块的读取命中的数量已经达到时，第二计数器可增加1。第一计数器可以是至少14位以表示10K次读取。第二计数器的位数可能根据系统需求而小得多。我们也注意到，10K次读取干扰是示例性而非独有的。如本领域技术人员将从本文的公开所理解的，其它合适的读取干扰计数可根据存储器质量和系统需求而被利用。
每当第一计数器达到预先定义的计数数量时，控制器可随机选择邻近字线中的一个来读取。在实施例中，覆盖擦除状态和其直接更高的状态的交叉点的页面被读取。例如，对于2-位MLC NAND闪速存储器，MSB页面错误率被验证，其包含擦除状态和P1状态之间的过渡。这种策略将被应用于3-位TLC和每个单元可包含更多位数的未来的闪速存储器。
在步骤504中，当第二计数器被增值时，确定错误计数，且在步骤506中，当错误计数超过错误阈值时，启动收回功能。
当第二计数数量等于1时，可比较错误计数与ECC的错误纠正能力的一半。当其大于ECC纠正能力的一半时，当前块中的所有有效数据将被回收。可以选择50％，因为对于第一预先定义数量的计数读取，错误计数等于大于一半的ECC纠正能力，很可能在第二预先定义数量的计数读取后错误计数将大于ECC纠正能力。因此，数据需要被收回。应注意的是，选择ECC纠正能力的一半的错误阈值可被配置成取决于系统需求的其它值。
当第二计数器大于1时，控制器可通过将当前检查的总的错误计数除以第二计数器的值来计算历史上每个预先定义的计数数量的读取的平均错误计数。当总的错误计数大于错误阈值(例如，70％的ECC纠正能力)，块中的所有有效数据将像当前SPRD解决方案一样被回收。另外，控制器可计算系统在以往可容忍的错误的数量以预测在下一个邻近检查期间将被新引入的新的错误。最大的可容忍错误计数为ECC纠正能力和到目前为止已经累积的总错误之差。该差可通过用于额外的设计裕度的0和1之间的系数(K)来调制。如果在历史上的每个周期(例如，10K次读取)的平均错误增加大于ECC还可容忍的额外错误，则当前块中的所有有效数据将被收回，因为不能保证错误计数还能小于ECC纠正能力。另外，控制器可等待在另一个周期后检查邻近错误计数。
额外阈值可被设置，诸如最高错误阈值和最低错误阈值。例如，当最高错误阈值被设置在大约70％时，最低错误阈值可被设置为不同(例如，50％)。对于在第一计数器第一次达到预先定义数量的计数读取后的每次检查，如果总的错误计数小于最低错误阈值，则不会触发读取干扰收回。如果原始错误计数器大于最高错误阈值，则读取干扰收回必定被触发，如果总错误在最低错误阈值和最高错误阈值之间，当该块的P/E计数小于特定阈值时，没有数据回收。否则，数据可被回收。
图6是本文公开的方法的实施例中的示例步骤的算法60。为了说明性目的，在算法60中选择阈值和预先定义的计数数量的值，本领域技术人员将理解的是，基于存储器装置的质量和系统需求可选择可选值。
首先，读取闪存页面，第一计数器(计数器-A)被增值。该进程被重复直到第一计数器达到预先定义的计数数量(例如，10000)。当第一计数器达到预先定义的计数数量时，第一计数器被重置(例如，设置为0)且第二计数器(计数器-B)被增值。然后，原始错误被检查。
然后，确定第二计数器是否等于1。如果是，则比较原始错误与错误阈值(例如，40％的ECC能力)，如果原始错误超过该阈值，则第二计数器被重置(例如，设置为0)且块中的所有有效数据被收回。
如果第二计数器不等于1，或如果原始错误不大于阈值，则每10000次读取的平均错误被计算为原始错误计数除以第二计数器的值。然后，确定原始错误是否超过错误阈值。如果是，则第二计时器被重置且块中的所有有效数据被收回。如果否，比较平均错误计数与K×(ECC能力-原始错误)的值。如果平均错误计数超过该错误阈值，则第二计时器被重置且块中的所有有效数据被收回。如果否，则进程在不启动收回功能的情况下继续。
本文公开的系统、装置和方法帮助更准确地预测何时收回数据以及是否收回数据。错误的所有精确数量可以是可配置的。而且应该注意的是，块可处于超级块水平，其中，多个块可形成读取(例如，命中块的10K次读取)的一个超级块。
尽管为了清楚说明的目的已经相当详细地描述了前述实施例，但本发明不限于提供的细节。存在许多实施本发明的可选方法。公开的实施例是说明性的且不是限制性的。

Claims (18)

1.一种存储器系统，包括：
存储器，包括多个存储块；以及
控制器，适用于：
当所述多个块中的块被读取时，使对应于所述块的第一计数器增值；
当所述第一计数器达到预先定义的计数数量时，使第二计数器增值；
当所述第二计数器被增值时，确定所述块的错误计数；以及
当所述错误计数超过错误阈值时，启动收回功能。
2.根据权利要求1所述的存储器系统，其中所述错误阈值基于所述存储器系统的错误纠正码纠正能力，即ECC纠正能力，和所述块中累积的错误的总数量之差。
3.根据权利要求1所述的存储器系统，其中所述控制器进一步适于当所述错误计数未超过所述错误阈值时，计算所述存储器系统可容忍的错误的数量。
4.根据权利要求3所述的存储器系统，其中所述控制器进一步适于当每个周期的平均错误增加大于所述存储器系统可容忍的错误的计算数量时，收回所述块中的有效数据。
5.根据权利要求1所述的存储器系统，其中所述控制器进一步适于当所述第一计数器达到所述预先定义的计数数量时，选择读取邻近字线。
6.根据权利要求1所述的存储器系统，其中所述预先定义的计数数量被设置为约10000次读取。
7.一种方法，包括：
当多个块中的块被读取时，使对应于所述块的第一计数器增值；
当所述第一计数器达到预先定义的计数数量时，使第二计数器增值；
当所述第二计数器被增值时，确定所述块的错误计数；以及
当所述错误计数超过错误阈值时，启动收回功能。
8.根据权利要求7所述的方法，其中所述错误阈值基于存储器系统的错误纠正码纠正能力，即ECC纠正能力，和所述块中累积的错误的总数量之差。
9.根据权利要求7所述的方法，其进一步包括：当所述错误计数未超过所述错误阈值时，计算存储器系统可容忍的错误的数量。
10.根据权利要求9所述的方法，其进一步包括：当每个周期的平均错误增加大于所述存储器系统可容忍的错误的计算数量时，收回所述块中的有效数据。
11.根据权利要求7所述的方法，其进一步包括：当所述第一计数器达到所述预先定义的计数数量时，选择读取邻近字线。
12.根据权利要求7所述的方法，其中所述预先定义的计数数量被设置为约10000次读取。
13.一种存储器装置，包括：
存储器，包括多个存储块；
第一计数器；
第二计数器；以及
控制器，被配置成：
当所述多个块中的块被读取时，使对应于所述块的所述第一计数器增值；
当所述第一计数器达到预先定义的计数数量时，使所述第二计数器增值；
当所述第二计数器被增值时，确定所述块的错误计数；以及
当所述错误计数超过错误阈值时，启动收回功能。
14.根据权利要求13所述的存储器装置，其中所述错误阈值基于所述存储器系统的错误纠正码纠正能力，即ECC纠正能力，和所述块中累积的错误的总数量之差。
15.根据权利要求13所述的存储器装置，其中所述控制器进一步被配置成当所述错误计数未超过所述错误阈值时，计算所述存储器系统可容忍的错误的数量。
16.根据权利要求15所述的存储器装置，其中所述控制器进一步被配置成当每个周期的平均错误增加大于所述存储器系统可容忍的错误的计算数量时，收回所述块中的有效数据。
17.根据权利要求13所述的存储器装置，其中所述控制器进一步被配置成当所述第一计数器达到所述预先定义的计数数量时，选择读取邻近字线。
18.根据权利要求13所述的存储器装置，其中所述预先定义的计数数量被设置为约10000次读取。
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