CN106081046A - 一种双余度浮空器测控装置 - Google Patents
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Abstract
本发明涉及一种双余度浮空器测控装置，包括主控CPU和辅控CPU，二者均通过仲裁器与FPGA芯片双向通讯，FPGA芯片分别与差分接口电路、并行接口电路双向通讯，并行接口电路与继电器互锁电路双向通讯，差分接口电路、继电器互锁电路均与外部关键执行机构双向通讯，所述FPGA芯片的输入端与模拟接口电路的输出端相连，模拟接口电路的输入端分别接电压传感器、电流传感器；多串口卡通过防浪涌电路与外部传感器双向通讯。本发明采用双冗余测控技术，根据监测两路CPU之间的心跳线信号，完成双模块的任务切换，将看门狗信号发给仲裁器，通过信号量实现两块CPU模块软件同步，随后两个心跳计算器开始计时，完成任务冗余的无缝切换。
Description
技术领域
本发明涉及空中平台测控系统技术领域，尤其是一种双余度浮空器测控装置。
背景技术
系留气球作为一种通用的空中平台，可搭载雷达、光电、通信及侦查等多种载荷，具有滞空时间长、研制周期短，使用费效比高等特点，受到越来越多的青睐。
系留气球测控装置用于采集气球风速、压力、拉力及位置坐标等传感数据，通过软件处理、补偿后作为系留气球控制策略的输入条件，根据测控条件、工作模式及应急处理等任务需求，在特定情况下控制球上风机、阀门等所有执行机构的开关动作，使得气球压力状态自动保持在理想的状态，维持系统可靠安全地工作。目前，随着系留气球的推广，对测控装置的系统可靠性提出了更高的要求：处理余度大、实时性强、稳定性好、基本可靠性和任务可靠性高。要求测控装置的设计须从效率低的控制模式向高集成度控制方向转变，电路模块选择也趋向高度集成和专用集成电路。
随着对系留气球任务平台的重量、功耗及可靠性的高需求，传统的控制采用单一的计算机架构，由于缺乏可编程逻辑器件FPGA，无法根据现场需求灵活控制，同时也不具备高可靠的双冗余设计，因此传统的控制计算机及技术已经无法适应用户对航空平台测控指标要求。
发明内容
本发明的目的在于提供一种采用双冗余测控技术，根据监测两路CPU之间的心跳线信号，完成双模块的任务切换；通过CPU+FPGA+外围接口电路实现飞控计算机插件的通用化和系列化，满足浮空器平台的测量与控制要求的双余度浮空器测控装置。
为实现上述目的，本发明采用了以下技术方案：一种双余度浮空器测控装置，包括主控CPU和辅控CPU,二者均通过仲裁器与FPGA芯片双向通讯，FPGA芯片分别与差分接口电路、并行接口电路双向通讯，并行接口电路与继电器互锁电路双向通讯，差分接口电路、继电器互锁电路均与外部关键执行机构双向通讯，所述FPGA芯片的输入端与模拟接口电路的输出端相连，模拟接口电路的输入端分别接用于采集系留气球的电压的电压传感器、用于采集系留气球电流的电流传感器；所述控CPU、辅控CPU和多串口卡三者之间通过ISA总线进行数据通讯，多串口卡通过防浪涌电路与外部传感器双向通讯。
所述差分接口电路包括第一差分驱动器D1，其RX+端口和RX-端口接收外部关键执行机构的差分数据，第一差分驱动器D1的RX+端口连接上拉电阻R1，第一差分驱动器D1的RX-端口连接下拉电阻R3，匹配电阻R2跨接在第一差分驱动器D1的RX+端口和RX-端口上，第一差分驱动器D1输出电平为5V的Rx信号，经过第一电平转换器D2转换成3.3V电平输出至FPGA芯片的第一输入端，FPGA芯片输出使能信号分别至第一差分驱动器D1和第二差分驱动器D3，FPGA芯片输出Tx串口控制信号至第二差分驱动器D3，第二差分驱动器D3的Tx+端口和Tx-端口分别输出Tx+、Tx-差分信号至外部关键执行机构，第二差分驱动器D3的Tx+端口连接上拉电阻R4，第二差分驱动器D3的Tx-端口连接下拉电阻R6，匹配电阻R5跨接在第二差分驱动器D3的Tx+端口和Tx-端口上。
所述并行接口电路包括第二电平转换器D4，所述FPGA芯片输出TTL输出信号至第二电平转换器D4的输入端，第二电平转换器D4的输出端与继电器互锁电路的输入端相连，继电器互锁电路的输出端与第三电平转换器D5的输入端相连，第三电平转换器D5的输出端输出TTL输入信号至FPGA芯片的第二输入端；所述第二电平转换器D4的输入端上还分别连接上拉电阻R7和下拉电阻R8，所述第三电平转换器D5的输入端还分别连接上拉电阻R9和下拉电阻R10。
所述模拟接口电路包括A/D转换芯片，其VIN0脚至VIN15脚分别通过限流电阻R11至限流电阻R26接外部电压传感器和电流传感器输出的外部电流电压及压差模拟信号；A/D转换芯片的VINO脚分别与限流电阻R11的一端、稳压二极管V0的阴极相连，稳压二极管V0的阳极接地，限流电阻R11的另一端分别接外部电流电压及压差模拟信号、电阻R31的一端，电阻R31的另一端接地；A/D转换芯片的VIN1脚分别与限流电阻R12的一端、稳压二极管V1的阴极相连，稳压二极管V1的阳极接地，限流电阻R12的另一端分别接外部电流电压及压差模拟信号、电阻R32的一端，电阻R32的另一端接地；A/D转换芯片的VIN14脚分别与限流电阻R25的一端、稳压二极管V14的阴极相连，稳压二极管V14的阳极接地，限流电阻R25的另一端分别接外部电流电压及压差模拟信号、电阻R45的一端，电阻R45的另一端接地；A/D转换芯片的VIN15脚分别与限流电阻R26的一端、稳压二极管V15的阴极相连，稳压二极管V15的阳极接地，限流电阻R26的另一端分别接外部电流电压及压差模拟信号、电阻R46的一端，电阻R46的另一端接地；所述A/D转换芯片的DOUT脚与FPGA芯片的第三输入端相连，FPGA的第一、二、三输出端分别与A/D转换芯片的SCLK、/CS、DIN脚相连；基准电压芯片D11输出参考电压信号Vref至A/D转换芯片的VREF脚。
所述继电器互锁电路包括MOS管N1，其控制端G1、G2接收FPGA芯片发出的用于控制外部关键执行机构的并口信号，其D1端接继电器K1的3脚，其D2端接继电器K2的3脚，继电器K1的7脚与继电器K2的7脚相连，继电器K2的6脚接外部关键执行机构。
所述防浪涌电路包括气体放电管G1，外部传感器的差分信号连接端T/R'+和T/R'-并联在气体放电管G1上，气体放电管G1依次通过电阻R27、电阻R28和三组双向TVS管接多串口卡；所述外部传感器是指外部压力、丰满度、风速风向、温湿度及拉力传感器。
所述第一差分驱动器D1采用SN65LBC175芯片，所述第二差分驱动器D3采用SN65LBC174芯片，所述第一电平转换器D2采用SN74ALVC164245芯片；所述外部关键执行机构是指氦气阀门、应急氦气阀门及撕裂幅。
所述第二电平转换器D4和第三电平转换器D5均采用SN74ALVC164245芯片。
所述A/D转换芯片采用AD7490芯片，所述基准电压芯片D11采用AD780AR芯片。
所述MOS管N1的型号为IRF7380，所述继电器K1和继电器K2的型号均为JZC-064M/005-01-I。
由上述技术方案可知，本发明的优点在于：第一，本发明采用双冗余测控技术，根据监测两路CPU之间的心跳线信号，完成双模块的任务切换，将看门狗信号发给仲裁器，通过信号量实现两块CPU模块软件同步，随后两个心跳计算器开始计时，默认时长由计算机启动时间决定，同时监控设备状态，并不断发送看门狗信号给仲裁器，清零心跳计数器，完成任务冗余的无缝切换；第二，本发明采用两级控制机制及继电器互锁功能，每级控制采用双路控制信号交叉互斥逻辑，抑制并避免控制信号的干扰，并对控制电平进行有效性筛选，保证控制信号按照预定的要求送出；第三，本发明采用分立元件完成雷电保护的组合设计，采用分级泄流方式，按照串口传输速率的上限要求进行合理化匹配设计。
附图说明
图1是本发明的系统硬件框图；
图2是本发明中主控CPU、辅控CPU、仲裁器和FPGA芯片的双冗余设计电路框图；
图3是本发明中差分接口电路和FPGA芯片的电路原理图；
图4是本发明中并行接口电路、FPGA芯片的电路原理图；
图5是本发明中模拟接口电路和FPGA芯片的电路原理图；
图6是本发明中继电器互锁电路的电路原理图；
图7是本发明中防浪涌电路的电路原理图；
图8是本发明控制权冗余设计方法流程图。
具体实施方式
如图1、2所示，一种双余度浮空器测控装置，包括主控CPU和辅控CPU,二者均通过仲裁器与FPGA芯片双向通讯，FPGA芯片分别与差分接口电路1、并行接口电路2双向通讯，并行接口电路2与继电器互锁电路4双向通讯，差分接口电路1、继电器互锁电路4均与外部关键执行机构双向通讯，所述FPGA芯片的输入端与模拟接口电路3的输出端相连，模拟接口电路3的输入端分别接用于采集系留气球的电压的电压传感器、用于采集系留气球电流的电流传感器；所述控CPU、辅控CPU和多串口卡三者之间通过ISA总线进行数据通讯，多串口卡通过防浪涌电路5与外部传感器双向通讯。
主控CPU和辅控CPU采用双模块冗余设计方式，主控CPU作为飞控计算机板卡主模块，辅控CPU作为备份模块，当主控CPU不工作时，通过仲裁器判断并裁定当前工作模块切换到辅控CPU，一旦主控CPU工作恢复正常时，将计算机模块切回到默认主控CPU，保持冗余设计的一致性。仲裁器是完成双模块切换任务的主要模块，通过主控CPU和辅控CPU之间的心跳线实时互相监测，根据两模块的工作状况自主切换，上电后主控CPU和辅控CPU执行完全相同程序，首先执行自检程序，将看门狗信号发给仲裁器，通过信号量实现两块CPU模块软件同步，随后两个心跳计算器开始计时，默认时长由计算机启动时间决定，同时监控设备状态，并不断发送看门狗信号给仲裁器，清零心跳计数器，若在默认时长周期内CPU模块发出看门狗信号给仲裁器，表示CPU工作正常，按约定将总线授权给对应CPU模块，如果在时长周期内CPU模块没有发出看门狗信号给仲裁器，表示CPU工作异常，仲裁器将主控权交付给备份CPU模块，接管总线后，备份模块初始化外部端口，读取之前的工作数据，获得控制权，继续工作运行。
如图3所示，所述差分接口电路1包括第一差分驱动器D1，其RX+端口和RX-端口接收外部关键执行机构的差分数据，第一差分驱动器D1的RX+端口连接上拉电阻R1，第一差分驱动器D1的RX-端口连接下拉电阻R3，匹配电阻R2跨接在第一差分驱动器D1的RX+端口和RX-端口上，第一差分驱动器D1输出电平为5V的Rx信号，经过第一电平转换器D2转换成3.3V电平输出至FPGA芯片的第一输入端，FPGA芯片输出使能信号分别至第一差分驱动器D1和第二差分驱动器D3，FPGA芯片输出Tx串口控制信号至第二差分驱动器D3，第二差分驱动器D3的Tx+端口和Tx-端口分别输出Tx+、Tx-差分信号至外部关键执行机构，第二差分驱动器D3的Tx+端口连接上拉电阻R4，第二差分驱动器D3的Tx-端口连接下拉电阻R6，匹配电阻R5跨接在第二差分驱动器D3的Tx+端口和Tx-端口上。所述第一差分驱动器D1采用SN65LBC175芯片，所述第二差分驱动器D3采用SN65LBC174芯片，所述第一电平转换器D2采用SN74ALVC164245芯片；所述外部关键执行机构是指氦气阀门、应急氦气阀门及撕裂幅。
外部关键执行机构的差分数据发送到第一差分驱动器D1的RX+和RX-端口，通过第一差分驱动器D1输出电平为5V的Rx信号，经过第一电平转换器D2变换成与FPGA芯片接口匹配的3.3V电平，输入到FPGA芯片。发送到外部关键执行机构的控制信号从FPGA芯片输出的Tx串口控制信号到第二差分驱动器D3，经由变换产生Tx+和Tx-差分信号，同时第一差分驱动器D1和第二差分驱动器D3的使能信号连接到FPGA芯片，通过时序控制驱动器的工作状况，完成整个串口电路的合理化设计。
如图4所示，所述并行接口电路2包括第二电平转换器D4，所述FPGA芯片输出TTL输出信号至第二电平转换器D4的输入端，第二电平转换器D4的输出端与继电器互锁电路4的输入端相连，继电器互锁电路4的输出端与第三电平转换器D5的输入端相连，第三电平转换器D5的输出端输出TTL输入信号至FPGA芯片的第二输入端；所述第二电平转换器D4的输入端上还分别连接上拉电阻R7和下拉电阻R8，所述第三电平转换器D5的输入端还分别连接上拉电阻R9和下拉电阻R10。所述第二电平转换器D4和第三电平转换器D5均采用SN74ALVC164245芯片。
FPGA芯片的接口信号电平为3.3V，通过第二电平转换器D4将3.3V电平变成5V电平，控制继电器互锁电路4的开关管，考虑到控制信号的初始稳定态，需要增加上拉电阻R7和下拉电阻R8，因此输出管脚要求开电时呈现出高电平，必须要在第二电平转换器D4的输入端增加上拉电阻R7；同理输出管脚要求开电时呈现出低电平，必须要在第二电平转换器D4的输入端增加下拉电阻R8。继电器互锁电路4的故障信号为并口，电平形式为5V，为了匹配电压类型，通过第三电平转换器D5将5V电平变成3.3V输入到FPGA芯片，鉴于程序未正常运行时要求故障呈现正常状态，必须在输入端根据正常状态来增加上下拉电阻，保持故障回馈合理化设计。
如图5所示，所述模拟接口电路3包括A/D转换芯片，其VIN0脚至VIN15脚分别通过限流电阻R11至限流电阻R26接外部电压传感器和电流传感器输出的外部电流电压及压差模拟信号；A/D转换芯片的VINO脚分别与限流电阻R11的一端、稳压二极管V0的阴极相连，稳压二极管V0的阳极接地，限流电阻R11的另一端分别接外部电流电压及压差模拟信号、电阻R31的一端，电阻R31的另一端接地；A/D转换芯片的VIN1脚分别与限流电阻R12的一端、稳压二极管V1的阴极相连，稳压二极管V1的阳极接地，限流电阻R12的另一端分别接外部电流电压及压差模拟信号、电阻R32的一端，电阻R32的另一端接地；A/D转换芯片的VIN14脚分别与限流电阻R25的一端、稳压二极管V14的阴极相连，稳压二极管V14的阳极接地，限流电阻R25的另一端分别接外部电流电压及压差模拟信号、电阻R45的一端，电阻R45的另一端接地；A/D转换芯片的VIN15脚分别与限流电阻R26的一端、稳压二极管V15的阴极相连，稳压二极管V15的阳极接地，限流电阻R26的另一端分别接外部电流电压及压差模拟信号、电阻R46的一端，电阻R46的另一端接地；所述A/D转换芯片的DOUT脚与FPGA芯片的第三输入端相连，FPGA的第一、二、三输出端分别与A/D转换芯片的SCLK、/CS、DIN脚相连；基准电压芯片D11输出参考电压信号Vref至A/D转换芯片的VREF脚。所述A/D转换芯片采用AD7490芯片，所述基准电压芯片D11采用AD780AR芯片。
外部电流、电压及差压模拟信号从A/D转换芯片的Vin0～Vin15脚输入，16位模拟输入通道通过4个地址位ADD3～ADD0译码抉择的，每个输入通道串联100欧姆的限流电阻，保护A/D转换芯片，此外，在信号输入处端接稳压二极管2CW5232，保证输入信号质量。SCLK为串行时钟输入信号，由FPGA芯片产生；/ADCS为片选输入信号，低电平有效，具有转换初始化和串行数据起始位的双重功能；FPGA芯片给出的输入信号Din在SCLK下降沿将信号锁存到AD7490芯片的控制寄存器中，指示当前转换芯片工作过程；DOUT信号在SCLK下降沿将转换结果以串行格式输出到FPGA芯片，根据协议格式完成数据解析。Vref作为AD7490芯片的参考输入，有外部电路AD780AR芯片产生，电压范围稳定在2.5V±1%，保证模数可靠转换。
如图6所示，所述继电器互锁电路4包括MOS管N1，其控制端G1、G2接收FPGA芯片发出的用于控制外部关键执行机构的并口信号，其D1端接继电器K1的3脚，其D2端接继电器K2的3脚，继电器K1的7脚与继电器K2的7脚相连，继电器K2的6脚接外部关键执行机构。所述MOS管N1的型号为IRF7380，所述继电器K1和继电器K2的型号均为JZC-064M/005-01-I。
外部关键执行机构采用继电器串联方式进行控制，只有两个继电器同时吸合，外部关键执行机构才能工作，如果控制板上没有增加继电器互锁，直接连到MOS管N1的IRF7380管，当遭到雷击或静电损坏时，容易出现误动作，所以现在增加了继电器互锁功能。控制外部关键执行机构的并口信号由FPGA芯片发出，通过并行接口电路2驱动转换形成两路控制信号Ctrl_0和Ctrl_1，这两路信号作为MOS管N1的门电压信号，当为高电平时，D端与S端导通，反之断开。继电器K1、K2处于常闭端， 两组信号控制互锁继电器工作，Ctrl0为低电平时，继电器K1吸合，K信号连到GND，此时，要想继电器K2的K与Ctrl连通，Ctrl1必须为高电平，使得继电器K2处于初始态。因此，在关键执行件的串行继电器组中，控制每个继电器的互锁继电器只有得到FPGA芯片送出的“0”和“1”电平时，串行继电器的一个才能被打开。所以当雷击损坏FPGA芯片、控制板或控制板的MOS管时，几乎不可能造成同一个器件的2个输出管脚分别被感应出2种电平，因此，外部关键执行机构不可能出现误动作情况。
如图7所示，所述防浪涌电路5包括气体放电管G1，外部传感器的差分信号连接端T/R'+和T/R'-并联在气体放电管G1上，气体放电管G1依次通过电阻R27、电阻R28和三组双向TVS管接多串口卡。压力、丰满度、风速风向、温湿度及拉力传感器设备都是球体外部安装，容易受到雷电损坏，因此需要进行外部接口雷电防护，传感器差分信号连接端T/R'+和T/R'-并联在气体放电管G1上，起到共模保护，能够泄放大部分的能量，电阻R27、R28为2W/4.7欧姆电阻，阻值在不影响信号传输质量的情况下可以适当选大一些，起匹配气体放电管G1和TVS电特性，三组双向TVS管，主要保护后级的共模和差模作用，反应速度最快，能够快速泄放雷电流，保护后端设备接口不备损坏，经过雷电防护后差分电路接口信号T/R+和T/R-可以安全得连入球控计算机的多串口卡，完成球体参数与环境参数的采集。所述外部传感器是指外部压力、丰满度、风速风向、温湿度及拉力传感器。
如图8所示，系留气球测控计算机双冗余处理器主控CPU和辅控CPU是平行的，输入同步和输出同步，输入同步用于保证同一个工作周期内处理的数据源是相同的，这样才有可能计算输出同样的控制指令；输出同步用于保证参与输出表决的指令是基于同一个工作周期输出的，这样才有可能表决出的结果才是可信的。
以下结合图1至8对本发明作进一步的说明。
所述的ISA总线是一种计算机总线标准，为16位体系结构，通过FPGA芯片完成ISA总线的地址译码，实现主控CPU、辅控CPU及多串口卡的总线互连，完成各总线模块根据时序读写数据；
所述的主控CPU是测控装置的核心部件，是一个基于PC/104的高可靠，高集成度CPU模块，在标准PC/104尺寸上集成了计算机的几乎所有功能。板上使用AMDELAN520嵌入式处理模块，主频为133MHz，在其上固化软件，完成数据和状态故障采集、控制执行、通讯处理等功能；
所述的辅控CPU作为主控CPU的备份模块，二者在功能和结构上完全一致，当主控CPU出现故障无法正常工作时，通过仲裁器判断并裁定启用辅控CPU，当判定主控CPU恢复正常后，继续启用主控CPU作为测控装置的主处理器，保证系统双机冗余设计的可靠性和完备性；
所述的FPGA芯片是测控装置的另一个核心部件，完成总线地址译码、控制时序及控制命令等功能；
所述的仲裁器用于实现互为备份的CPU模块故障判断及当前CPU运行的裁定任务，仲裁模块寄存于FPGA芯片中，其通过自动检测主控CPU、辅控CPU的工作状态及程序运行的效率、控制输出与回读数据的比较等实现双系统总线的自动切换，保证系统的可靠性；
所述的多串口卡是测控装置的通信扩展模块，主要用于系留气球传感器及通信设备的接口通信，根据需要通过板上的跨接跳线，自由选择RS232、RS422或RS485通讯协议，自由设定BIOS/DOS中规定的扩展串行通讯口地址，而且对每个通讯口的中断IRQ也可通过板上的跨接自由选择，模块输入输出的全隔离使得系统更加安全可靠；
所述的防浪涌电路5主要防护板级接口芯片，考虑到与传感器设备通信串口电路容易遭到雷电流或静电侵入，损坏通信接口，因此，在设备链路上增加非线性防护元器件保护接口电路；所述的模拟接口电路3将4～20mA模拟设备进行A/D转换，形成数字信号，送到FPGA芯片进行解算，完成模拟信号的数字匹配功能；
所述的差分接口电路1完成测控装置与差分控制信号交互，增强传输信号的抗干扰性；所述的并行接口电路2主要完成控制信号和故障回馈产生，为了达到信号匹配，需要增加信号驱动器，将FPGA芯片的3.3V信号转换成用于传输的5V TTL电平，或者将外界输入的5VTTL故障电平转变成FPGA芯片匹配的3.3V电平，保证所有接口电路电平的一致性；
所述的继电器互锁电路4针对关键设备控制设计方法采用两级控制机制，两级控制信号均执行才会最终动作， 每级控制采用双路控制信号交叉互斥逻辑，抑制并避免控制信号由于外干扰所可能造成的误动作，每路控制信号末级在MOS管N1与受控设备端之间设计中间继电器，进行物理隔断，避免执行机构雷电高压信号击穿末级MOS管电路导致误动作；
所述的配置电路用来配置FPGA芯片用于存储系统逻辑程序；所述的时钟单元作为系统的时钟基准，用来准确描述时序关系；
所述的供电输入模块针对FPGA芯片、主控CPU、辅控CPU以及其他接口芯片，具有多种电源类型，根据每种器件电源输入连接到相应的电源端口。
综上所述，本发明采用双冗余测控技术，根据监测两路CPU之间的心跳线信号，完成双模块的任务切换，将看门狗信号发给仲裁器，通过信号量实现两块CPU模块软件同步，随后两个心跳计算器开始计时，默认时长由计算机启动时间决定，同时监控设备状态，并不断发送看门狗信号给仲裁器，清零心跳计数器，完成任务冗余的无缝切换。
Claims (10)
1.一种双余度浮空器测控装置，其特征在于：包括主控CPU和辅控CPU,二者均通过仲裁器与FPGA芯片双向通讯，FPGA芯片分别与差分接口电路（1）、并行接口电路（2）双向通讯，并行接口电路（2）与继电器互锁电路（4）双向通讯，差分接口电路（1）、继电器互锁电路（4）均与外部关键执行机构双向通讯，所述FPGA芯片的输入端与模拟接口电路（3）的输出端相连，模拟接口电路（3）的输入端分别接用于采集系留气球的电压的电压传感器、用于采集系留气球电流的电流传感器；所述控CPU、辅控CPU和多串口卡三者之间通过ISA总线进行数据通讯，多串口卡通过防浪涌电路（5）与外部传感器双向通讯。
2.根据权利要求1所述的双余度浮空器测控装置，其特征在于：所述差分接口电路（1）包括第一差分驱动器D1，其RX+端口和RX-端口接收外部关键执行机构的差分数据，第一差分驱动器D1的RX+端口连接上拉电阻R1，第一差分驱动器D1的RX-端口连接下拉电阻R3，匹配电阻R2跨接在第一差分驱动器D1的RX+端口和RX-端口上，第一差分驱动器D1输出电平为5V的Rx信号，经过第一电平转换器D2转换成3.3V电平输出至FPGA芯片的第一输入端，FPGA芯片输出使能信号分别至第一差分驱动器D1和第二差分驱动器D3，FPGA芯片输出Tx串口控制信号至第二差分驱动器D3，第二差分驱动器D3的Tx+端口和Tx-端口分别输出Tx+、Tx-差分信号至外部关键执行机构，第二差分驱动器D3的Tx+端口连接上拉电阻R4，第二差分驱动器D3的Tx-端口连接下拉电阻R6，匹配电阻R5跨接在第二差分驱动器D3的Tx+端口和Tx-端口上。
3.根据权利要求1所述的双余度浮空器测控装置，其特征在于：所述并行接口电路（2）包括第二电平转换器D4，所述FPGA芯片输出TTL输出信号至第二电平转换器D4的输入端，第二电平转换器D4的输出端与继电器互锁电路（4）的输入端相连，继电器互锁电路（4）的输出端与第三电平转换器D5的输入端相连，第三电平转换器D5的输出端输出TTL输入信号至FPGA芯片的第二输入端；所述第二电平转换器D4的输入端上还分别连接上拉电阻R7和下拉电阻R8，所述第三电平转换器D5的输入端还分别连接上拉电阻R9和下拉电阻R10。
4.根据权利要求1所述的双余度浮空器测控装置，其特征在于：所述模拟接口电路（3）包括A/D转换芯片，其VIN0脚至VIN15脚分别通过限流电阻R11至限流电阻R26接外部电压传感器和电流传感器输出的外部电流电压及压差模拟信号；A/D转换芯片的VINO脚分别与限流电阻R11的一端、稳压二极管V0的阴极相连，稳压二极管V0的阳极接地，限流电阻R11的另一端分别接外部电流电压及压差模拟信号、电阻R31的一端，电阻R31的另一端接地；A/D转换芯片的VIN1脚分别与限流电阻R12的一端、稳压二极管V1的阴极相连，稳压二极管V1的阳极接地，限流电阻R12的另一端分别接外部电流电压及压差模拟信号、电阻R32的一端，电阻R32的另一端接地；A/D转换芯片的VIN14脚分别与限流电阻R25的一端、稳压二极管V14的阴极相连，稳压二极管V14的阳极接地，限流电阻R25的另一端分别接外部电流电压及压差模拟信号、电阻R45的一端，电阻R45的另一端接地；A/D转换芯片的VIN15脚分别与限流电阻R26的一端、稳压二极管V15的阴极相连，稳压二极管V15的阳极接地，限流电阻R26的另一端分别接外部电流电压及压差模拟信号、电阻R46的一端，电阻R46的另一端接地；所述A/D转换芯片的DOUT脚与FPGA芯片的第三输入端相连，FPGA的第一、二、三输出端分别与A/D转换芯片的SCLK、/CS、DIN脚相连；基准电压芯片D11输出参考电压信号Vref至A/D转换芯片的VREF脚。
5.根据权利要求1或3所述的双余度浮空器测控装置，其特征在于：所述继电器互锁电路（4）包括MOS管N1，其控制端G1、G2接收FPGA芯片发出的用于控制外部关键执行机构的并口信号，其D1端接继电器K1的3脚，其D2端接继电器K2的3脚，继电器K1的7脚与继电器K2的7脚相连，继电器K2的6脚接外部关键执行机构。
6.根据权利要求1所述的双余度浮空器测控装置，其特征在于：所述防浪涌电路（5）包括气体放电管G1，外部传感器的差分信号连接端T/R'+和T/R'-并联在气体放电管G1上，气体放电管G1依次通过电阻R27、电阻R28和三组双向TVS管接多串口卡；所述外部传感器是指外部压力、丰满度、风速风向、温湿度及拉力传感器。
7.根据权利要求2所述的双余度浮空器测控装置，其特征在于：所述第一差分驱动器D1采用SN65LBC175芯片，所述第二差分驱动器D3采用SN65LBC174芯片，所述第一电平转换器D2采用SN74ALVC164245芯片；所述外部关键执行机构是指氦气阀门、应急氦气阀门及撕裂幅。
8.根据权利要求3所述的双余度浮空器测控装置，其特征在于：所述第二电平转换器D4和第三电平转换器D5均采用SN74ALVC164245芯片。
9.根据权利要求4所述的双余度浮空器测控装置，其特征在于：所述A/D转换芯片采用AD7490芯片，所述基准电压芯片D11采用AD780AR芯片。
10.根据权利要求5所述的双余度浮空器测控装置，其特征在于：所述MOS管N1的型号为IRF7380，所述继电器K1和继电器K2的型号均为JZC-064M/005-01-I。
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