CN106067813B - 一种快速稳定锁定的pll - Google Patents

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Abstract

本发明公开了一种快速稳定锁定的PLL，包括鉴相器、脉宽检测电路、电荷泵、压控振荡器以及分频器，鉴相器的输入端接输入时钟和来自于分频器的反馈时钟，鉴相器的输出端输出up信号和dn信号，并通过脉宽检测电路与电荷泵的控制端相连，电荷泵输出压控振荡器的压控电压vcon，压控振荡器输出输出时钟，并反馈给分频器。本发明脉宽检测电路检测up和dn的脉宽，当脉宽达到固定延迟值时，P0晶体管和N0晶体管导通，充放电电流I＝I1+I2，充放电速度很快，保证了PLL的锁定速度很快。随着vcon的上升，反馈时钟和输入时钟的相位差减小。当鉴相器的输出up和dn的脉宽小于固定延迟值时，P0晶体管和N0晶体管关闭，充放电电流I＝I1，充放电速度变慢，保证了vcon上的过冲电压很小。

Description

一种快速稳定锁定的PLL
【技术领域】
本发明涉及一种快速稳定锁定的PLL。
【背景技术】
PLL由鉴相器、电荷泵、压控振荡器、和分频器组成。输入时钟和反馈时钟输入到鉴相器，鉴相器比较两个时钟的相位，输出up和dn信号来控制电荷泵的充放电电流，电荷泵的充放电电流决定压控振荡器的控制电压vcon。压控振荡器的输出时钟频率由压控电压vcon决定。分频器的分频倍数决定了输出时钟频率和输入时钟频率的倍数。通常来说，上电后，电荷泵对电容Cp充电，让vcon达到工作频率需要的电压。PLL锁定以后，反馈时钟的频率和相位与输入时钟的频率和相位一致。
如图2所示，充放电电流I＝I1，如果I太大，则vcon上的过冲电压太大，导致输出时钟的抖动太大。
如图3所示，如果I太小，则vcon上的过冲电压很小，但锁定时间会很长。
【发明内容】
本发明的目的在于克服上述现有技术的缺点，提供一种快速稳定锁定的PLL。
为达到上述目的，本发明采用以下技术方案予以实现：
一种快速稳定锁定的PLL，包括鉴相器、脉宽检测电路、电荷泵、压控振荡器以及分频器，鉴相器的输入端接输入时钟和来自于分频器的反馈时钟，鉴相器的输出端输出up信号和dn信号，并通过脉宽检测电路与电荷泵的控制端相连，电荷泵输出压控振荡器的压控电压vcon，压控振荡器输出输出时钟，并反馈给分频器。
本发明进一步的改进在于：
所述脉宽检测电路的输入端接up信号和dn信号，输出端输出en_n信号和en信号，en_n信号接MOS管P0的栅极，en信号接MOS管N0的栅极。
所述电荷泵包括四个漏极和源极依次串联的MOS管，其中第一MOS管的漏极接VDD，第四MOS管的源极接地，第二MOS管的源极和第三MOS管的漏极之间输出压控电压vcon；第二MOS管和第三MOS管的栅极分别接鉴相器的up信号和dn信号。
所述MOS管P0的漏极接VDD，源极接第一MOS管的源极；MOS管N0的漏极接第四MOS管的漏极，源极接地。
与现有技术相比，本发明具有以下有益效果：
本发明鉴相器的输出up和dn是一对相互反相的脉冲信号，脉冲的宽度表示输入时钟和反馈时钟的相位差。脉冲宽度大，表示输入时钟和反馈时钟的相位差大，脉冲宽度小，表示输入时钟和反馈时钟的相位差小。脉宽检测电路检测up和dn的脉宽，当脉宽达到固定延迟值时，en＝1，en_n＝0，P0晶体管和N0晶体管导通，充放电电流I＝I1+I2，充放电速度很快，保证了PLL的锁定速度很快。随着vcon的上升，反馈时钟和输入时钟的相位差减小。当鉴相器的输出up和dn的脉宽小于固定延迟值时，en＝0，en_n＝1，P0晶体管和N0晶体管关闭，充放电电流I＝I1，充放电速度变慢，保证了vcon上的过冲电压很小。
【附图说明】
图1为普通结构的PLL结构图；
图2为的普通结构的PLL在vcon上产生较大过冲图；
图3为的普通结构的PLL需较长锁定时间图；
图4为的快速稳定锁定的PLL结构图；
图5为的本发明的PLL锁定时间和过冲图；
图6为的脉宽检测电路图；
图7为的脉宽小于固定延迟时脉宽检测电路工作图；
图8为的脉宽大于固定延迟时脉宽检测电路工作图。
【具体实施方式】
下面结合附图对本发明做进一步详细描述：
参见图4，本发明包括鉴相器、脉宽监测电路、电荷泵、压控振荡器以及分频器，鉴相器的输入端接输入时钟和来自于分频器的反馈时钟，鉴相器的输出端输出up信号和dn信号，并通过脉宽监测电路与电荷泵的控制端相连，电荷泵输出压控振荡器的压控电压vcon，压控振荡器输出输出时钟，并反馈给分频器。电荷泵包括四个漏极和源极依次串联的MOS管，其中第一MOS管的漏极接VDD，第四MOS管的源极接地，第二MOS管的源极和第三MOS管的漏极之间输出压控电压vcon；第二MOS管和第三MOS管的栅极分别接鉴相器的up信号和dn信号。脉宽监测电路的输入端接up信号和dn信号，输出端输出en_n信号和en信号，en_n信号接MOS管P0的栅极，en信号接MOS管N0的栅极。MOS管P0的漏极接VDD，源极接第一MOS管的源极；MOS管N0的漏极接第四MOS管的漏极，源极接地。
本发明的原理：
如图5所示，本发明鉴相器输出up和dn是一对相互反相的脉冲信号，脉冲的宽度表示输入时钟和反馈时钟的相位差。脉冲宽度大，表示输入时钟和反馈时钟的相位差大，脉冲宽度小，表示输入时钟和反馈时钟的相位差小。脉宽检测电路检测up和dn的脉宽，当脉宽达到固定延迟值时，en＝1，en_n＝0，P0晶体管和N0晶体管导通，充放电电流I＝I1+I2，充放电速度很快，保证了PLL的锁定速度很快。随着vcon的上升，反馈时钟和输入时钟的相位差减小。当鉴相器的输出up和dn的脉宽小于固定延迟值时，en＝0，en_n＝1，P0晶体管和N0晶体管关闭，充放电电流I＝I1，充放电速度变慢，保证了vcon上的过冲电压很小。
如图6所示，脉冲宽度检测电路实例：鉴相器的输出up输入到锁存器的数据端和固定延迟电路，经过固定延迟电路后产生up延迟信号输入到锁存器的时钟端，锁存器的输出为en信号，该锁存器为上升沿采样锁存器。鉴相器的输出dn输入到锁存器的数据端和固定延迟电路，经过固定延迟电路后产生dn延迟信号输入到锁存器的时钟端，锁存器的输出为en_n信号，该锁存器为下降沿采样锁存器。
如图7，up的正脉冲宽度且dn的负脉冲宽度小于固定延迟值时：en＝0，en_n＝1
如图8，up的正脉冲宽度且dn的负脉冲宽度大于固定延迟值时：en＝1，en_n＝0
固定延迟值可调，且为300ps左右比较合适。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (1)

1.一种快速稳定锁定的PLL，其特征在于，包括鉴相器、脉宽检测电路、电荷泵、压控振荡器以及分频器，鉴相器的输入端接输入时钟和来自于分频器的反馈时钟，鉴相器的输出端输出up信号和dn信号，并通过脉宽检测电路与电荷泵的控制端相连，电荷泵输出压控振荡器的压控电压vcon，压控振荡器输出输出时钟，并反馈给分频器；
所述脉宽检测电路的输入端接up信号和dn信号，输出端输出en_n信号和en信号，en_n信号接MOS管P0的栅极，en信号接MOS管N0的栅极；
所述电荷泵包括四个漏极和源极依次串联的MOS管，其中第一MOS管的漏极接VDD，第四MOS管的源极接地，第二MOS管的源极和第三MOS管的漏极之间输出压控电压vcon；第二MOS管和第三MOS管的栅极分别接鉴相器的up信号和dn信号；
所述MOS管P0的漏极接VDD，源极接第一MOS管的源极；MOS管N0的漏极接第四MOS管的漏极，源极接地。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109818614B (zh) * 2018-12-24 2021-11-30 惠科股份有限公司 时序控制方法、时序控制芯片和显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040742A (en) * 1997-09-02 2000-03-21 Lucent Technologies Inc. Charge-pump phase-locked loop with DC current source
US6621354B1 (en) * 2001-07-16 2003-09-16 Analog Devices, Inc. Feedback methods and systems for rapid switching of oscillator frequencies
CN1230985C (zh) * 2002-09-13 2005-12-07 联发科技股份有限公司 具有整形相位误差信号的锁相环及其方法
CN101436859A (zh) * 2007-11-16 2009-05-20 安凡微电子(上海)有限公司 一种快速锁定的频率发生器
CN205811989U (zh) * 2016-07-18 2016-12-14 西安紫光国芯半导体有限公司 快速稳定锁定的pll

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6788155B2 (en) * 2002-12-31 2004-09-07 Intel Corporation Low gain phase-locked loop circuit
CN102075182B (zh) * 2009-11-24 2013-01-02 中国科学院微电子研究所 一种快速锁定的电荷泵锁相环

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040742A (en) * 1997-09-02 2000-03-21 Lucent Technologies Inc. Charge-pump phase-locked loop with DC current source
US6621354B1 (en) * 2001-07-16 2003-09-16 Analog Devices, Inc. Feedback methods and systems for rapid switching of oscillator frequencies
CN1230985C (zh) * 2002-09-13 2005-12-07 联发科技股份有限公司 具有整形相位误差信号的锁相环及其方法
CN101436859A (zh) * 2007-11-16 2009-05-20 安凡微电子(上海)有限公司 一种快速锁定的频率发生器
CN205811989U (zh) * 2016-07-18 2016-12-14 西安紫光国芯半导体有限公司 快速稳定锁定的pll

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