CN106033396A - 数据存储装置及具有该数据存储装置的数据传输系统 - Google Patents
数据存储装置及具有该数据存储装置的数据传输系统 Download PDFInfo
- Publication number
- CN106033396A CN106033396A CN201510103077.6A CN201510103077A CN106033396A CN 106033396 A CN106033396 A CN 106033396A CN 201510103077 A CN201510103077 A CN 201510103077A CN 106033396 A CN106033396 A CN 106033396A
- Authority
- CN
- China
- Prior art keywords
- storage device
- data storage
- memory element
- data
- programmable gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Information Transfer Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
一种数据存储装置,包括一现场可编程门阵列芯片,第一至第三高速传输接口,一第一存储单元,一第二存储单元以及一第三存储单元。所述数据存储装置利用所述第二存储单元快速启动,利用三个高速传输接口提供的高速数据传输通道接收或输出数据,通过所述第一存储单元对数据进行缓存,通过所述第三存储单元进行数据存储,满足了大数据的存储及进行大数据交换的需求。本发明还提供了一种数据传输系统。
Description
技术领域
本发明涉及一种数据存储装置及具有该数据存储装置的数据传输系统。
背景技术
随着社会和科学技术的发展,人们对于数据量和信息量的需求更大,大数据时代的到来,传统的数据处理及数据传输速率远远不能满足人们的要求。
发明内容
鉴于以上内容,有必要提供一种数据存储装置及数据传输系统,以满足大数据的存储及传输速率。
一种数据存储装置,包括:
一现场可编程门阵列芯片;
第一至第三高速传输接口;
一第一存储单元,所述现场可编程门阵列芯片控制所述第一存储单元作为所述数据存储装置的缓存;
一第二存储单元,存储有所述数据存储装置的启动配置,所述第二存储单元用于支持所述数据存储装置快速启动;以及
一第三存储单元,所述现场可编程门阵列芯片控制所述第三存储单元为所述数据存储装置存储数据。
一种数据传输系统,包括一第一电子装置、一第二电子装置以及一连接模块,所述第一电子装置及所述第二电子装置均包括一数据存储装置,所述数据存储装置包括:
一现场可编程门阵列芯片;
第一至第三高速传输接口;
一第一存储单元,所述现场可编程门阵列芯片控制所述第一存储单元作为所述数据存储装置的缓存;
一第二存储单元,存储有所述数据传输系统的启动配置,所述第二存储单元用于支持所述数据存储装置快速启动;以及
一第三存储单元,所述现场可编程门阵列芯片控制所述第三存储单元为所述数据存储装置存储数据;
所述数据存储装置通过第一高速传输接口分别装载于所述第一电子装置及所述第二电子装置内,所述第一电子装置内的数据存储装置的第二及第三高速传输接口通过所述连接模块与所述第二电子装置内的数据存储装置的第二及第三高速传输接口连接以实现数据交换。
上述数据存储装置及数据传输系统利用所述第二存储单元快速启动,利用三个高速传输接口提供的高速数据传输通道接收或输出数据,通过所述第一存储单元对数据进行缓存,通过所述第三存储单元进行数据存储,满足了大数据的存储及进行大数据交换的需求。
附图说明
图1是本发明数据存储装置的较佳实施方式的示意图。
图2是具有图1中数据存储装置的数据传输系统的较佳实施方式的示意图。
图3是图2中时钟模块的较佳实施方式的示意图。
主要元件符号说明
数据存储装置 | 100 |
FPGA芯片 | 10 |
PCIE接口 | 21、22、23 |
第一存储单元 | 31、32 |
第二存储单元 | 40 |
第三存储单元 | 50 |
信号转换单元 | 52 |
连接器 | 54 |
数据传输系统 | 200 |
第一电子装置 | 210 |
第二电子装置 | 220 |
连接模块 | 230 |
时钟模块 | 240 |
第一时钟芯片 | 241 |
第二时钟芯片 | 242 |
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面结合附图及较佳实施方式对本发明作进一步详细描述:
请参考图1,本发明数据存储装置100包括一现场可编程门阵列(Field-Programmable Gate Array,FPGA)芯片10、三个快捷外设互联标准(Peripheral
Component Interconnect Express,PCIE)接口21、22及23、两个第一存储单元31及32、一第二存储单元40、一第三存储单元50、一信号转换单元52以及一连接器54。
所述PCIE接口21、22、23通过PCIE总线连接于所述FPGA芯片10。所述FPGA芯片10连接所述第一存储单元31、32以控制所述第一存储单元31、32作为所述数据存储装置100的缓存对数据进行缓存。所述第二存储单元40存储有所述数据存储装置的启动配置,所述第二存储单元40连接所述FPGA芯片10以支持所述数据存储装置100快速启动。所述第三存储单元50依序通过所述连接器54及所述信号转换单元52连接所述FPGA芯片10,所述FPGA芯片控制所述第三存储单元50为所述数据存储装置100存储数据。
本实施方式中,所述第一存储单元31、32为第三代双倍速率同步动态随机存储器(Double Data Rate SDRAM3,DDR3),所述第二存储单元40为一闪存,所述第三存储单元50为四个串口(Serial Advanced
Technology Attachment,SATA)硬盘。所述信号转换单元52通过PCIE总线连接所述FPGA芯片10。所述信号转换单元52用于将PCIE信号与SATA信号进行相互转换。本实施方式中,所述连接器54为一可支持四个SATA硬盘的串行小型计算机系统接口(Serial Attached
Small Computer System Interface,SAS)连接器。其他实施方式中,所述信号转换单元52及所述连接器54可以省略,所述第三存储单元50直接连接所述FPGA芯片10作为所述数据存储装置100内存。
所述数据存储装置100通过所述第二存储单元40快速启动,通过三个PCIE接口21、22、23提供的高速数据传输通道接收或输出数据,通过所述第一存储单元31、32对数据进行缓存,通过所述第三存储单元50进行数据存储,满足了大数据的存储及进行大数据交换需求。
本实施方式中,所述PCIE接口21、22、23用于高速传输,其他实施方式中,传输速率较快的高速传输接口均可用于与本发明。
请参考图2,本发明数据传输系统200包括一第一电子装置210、一第二电子装置220及一连接模块230。所述数据存储装置100分别通过其上的PCIE接口21装载于第一电子装置210及第二电子装置220内。所述第一电子装置210内的数据存储装置100的PCIE接口22、23通过所述连接模块230与所述第二电子装置220内的数据存储装置100的PCIE接口22、23连接以实现数据交换。
本实施方式中,所述数据传输系统200还包括一时钟模块240。请参考图3,所述时钟模块240包括一第一时钟芯片241及一第二时钟芯片242。所述第一时钟芯片241连接所述第一电子装置210以接收一时钟源进而生成一时钟信号。所述第一时钟芯片241还连接所述第二时钟芯片242以将生成的时钟信号输出给所述第二时钟芯片242。所述第二时钟芯片242生成一差分时钟信号CLK0、CLK1通过所述连接模块230输出给所述第二电子装置220,使得所述第一电子装置210与所述第二电子装置220的时钟同步。
当所述第一电子装置210与所述第二电子装置220需要进行大数据传输时,所述第一电子装置210内的数据存储装置100的两个PCIE接口22、23与所述第二电子装置220的数据存储装置100的两个PCIE接口22、23进行数据输出与接收。传统的通过SATA进行数据交换的速率仅为600MB/s,通过PCIE进行数据交换的速率可达到6.4GB/s,满足了大数据交换的速率。
Claims (10)
1.一种数据存储装置,包括:
一现场可编程门阵列芯片;
第一至第三高速传输接口;
一第一存储单元,所述现场可编程门阵列芯片控制所述第一存储单元作为所述数据存储装置的缓存;
一第二存储单元,存储有所述数据存储装置的启动配置,所述第二存储单元用于支持所述数据存储装置快速启动;以及
一第三存储单元,所述现场可编程门阵列芯片控制所述第三存储单元为所述数据存储装置存储数据。
2.如权利要求1所述的数据存储装置,其特征在于:所述第一至第三高速传输接口均为一快捷外设互联标准接口。
3.如权利要求1所述的数据存储装置,其特征在于:所述第一存储单元为两个双倍速率同步动态随机存储器,所述第二存储单元为一闪存。
4.如权利要求1所述的数据存储装置,其特征在于:所述数据存储装置还包括一信号转换单元及一连接器,所述第三存储单元依序通过所述连接器及所述信号转换单元连接所述现场可编程门阵列芯片。
5.如权利要求4所述的数据存储装置,其特征在于:所述信号转换单元通过快捷外设互联标准总线连接所述现场可编程门阵列芯片,所述第三存储单元为四个串口硬盘,所述连接器为一支持四个串口硬盘的串行小型计算机系统接口连接器。
6.一种数据传输系统,包括一第一电子装置、一第二电子装置以及一连接模块,所述第一电子装置及所述第二电子装置均包括一数据存储装置,所述数据存储装置包括:
一现场可编程门阵列芯片;
第一至第三高速传输接口;
一第一存储单元,所述现场可编程门阵列芯片控制所述第一存储单元作为所述数据存储装置的缓存;
一第二存储单元,存储有所述数据存储装置的启动配置,所述第二存储单元用于支持所述数据存储装置快速启动;以及
一第三存储单元,所述现场可编程门阵列芯片控制所述第三存储单元为所述数据存储装置存储数据;
所述数据存储装置通过第一高速传输接口分别装载于所述第一电子装置及所述第二电子装置内,所述第一电子装置内的数据存储装置的第二及第三高速传输接口通过所述连接模块与所述第二电子装置内的数据存储装置的第二及第三高速传输接口连接以实现数据交换。
7.如权利要求6所述的数据传输系统,其特征在于:所述数据传输系统还包括一时钟模块,所述时钟模块包括一第一时钟芯片及一第二时钟芯片,所述第一时钟芯片接收一时钟源进而生成一时钟信号,所述第一时钟芯片还连接所述第二时钟芯片以将生成的时钟信号输出给所述第二时钟芯片,所述第二时钟芯片生成一差分时钟信号并通过所述连接模块输出给所述第二电子装置。
8.如权利要求6所述的数据传输系统,其特征在于:所述第一至第三高速传输接口均为一快捷外设互联标准接口。
9.如权利要求6所述的数据传输系统,其特征在于:所述第一存储单元为两个双倍速率同步动态随机存储器,所述第二存储单元为一闪存。
10.如权利要求6所述的数据传输系统,其特征在于:所述数据存储装置还包括一信号转换单元及一连接器,所述第三存储单元依序通过所述连接器及所述信号转换单元连接所述现场可编程门阵列芯片,所述信号转换单元通过快捷外设互联标准总线连接所述现场可编程门阵列芯片,所述第三存储单元为四个串口硬盘,所述连接器为一支持四个串口硬盘的串行小型计算机系统接口连接器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510103077.6A CN106033396A (zh) | 2015-03-10 | 2015-03-10 | 数据存储装置及具有该数据存储装置的数据传输系统 |
US14/725,965 US20160267049A1 (en) | 2015-03-10 | 2015-05-29 | Data storage device and data transmission system with data storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510103077.6A CN106033396A (zh) | 2015-03-10 | 2015-03-10 | 数据存储装置及具有该数据存储装置的数据传输系统 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN106033396A true CN106033396A (zh) | 2016-10-19 |
Family
ID=56887710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510103077.6A Pending CN106033396A (zh) | 2015-03-10 | 2015-03-10 | 数据存储装置及具有该数据存储装置的数据传输系统 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20160267049A1 (zh) |
CN (1) | CN106033396A (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110688263B (zh) * | 2019-09-30 | 2023-04-11 | 中国工程物理研究院计算机应用研究所 | 基于fpga的硬盘自动切换装置的应用方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7562162B2 (en) * | 2007-04-25 | 2009-07-14 | At&T Intellectual Property I, L.P. | Systems and methods for distributed computing utilizing a smart memory apparatus |
CN101354694B (zh) * | 2007-07-26 | 2010-10-13 | 上海红神信息技术有限公司 | 基于mpu架构的超高扩展超级计算系统 |
JP5466953B2 (ja) * | 2008-02-08 | 2014-04-09 | 富士通株式会社 | バックアップ方法及びディスクアレイシステム |
US8693208B2 (en) * | 2010-08-06 | 2014-04-08 | Ocz Technology Group, Inc. | PCIe bus extension system, method and interfaces therefor |
US8677176B2 (en) * | 2010-12-03 | 2014-03-18 | International Business Machines Corporation | Cable redundancy and failover for multi-lane PCI express IO interconnections |
US9734284B2 (en) * | 2013-03-15 | 2017-08-15 | Micron Technology, Inc. | Hardware acceleration of short read mapping for genomic and other types of analyses |
US20140312928A1 (en) * | 2013-04-19 | 2014-10-23 | Kool Chip, Inc. | High-Speed Current Steering Logic Output Buffer |
US9298648B2 (en) * | 2013-05-08 | 2016-03-29 | Avago Technologies General Ip (Singapore) Pte Ltd | Method and system for I/O flow management using RAID controller with DMA capabilitiy to directly send data to PCI-E devices connected to PCI-E switch |
US20150149691A1 (en) * | 2013-09-11 | 2015-05-28 | Glenn Austin Baxter | Directly Coupled Computing, Storage and Network Elements With Local Intelligence |
US9444827B2 (en) * | 2014-02-15 | 2016-09-13 | Micron Technology, Inc. | Multi-function, modular system for network security, secure communication, and malware protection |
US10114784B2 (en) * | 2014-04-25 | 2018-10-30 | Liqid Inc. | Statistical power handling in a scalable storage system |
-
2015
- 2015-03-10 CN CN201510103077.6A patent/CN106033396A/zh active Pending
- 2015-05-29 US US14/725,965 patent/US20160267049A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20160267049A1 (en) | 2016-09-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20230238048A1 (en) | High capacity memory system using standard controller component | |
US10459855B2 (en) | Load reduced nonvolatile memory interface | |
CN109478177B (zh) | 双数据率命令总线 | |
TW569226B (en) | Memory device | |
JP5784582B2 (ja) | コンフィギュラブルな帯域幅メモリ・デバイスおよび方法 | |
CN104331133B (zh) | 一种硬盘背板和硬盘存储系统 | |
EP3654337A1 (en) | Load reduced memory module | |
US11188264B2 (en) | Configurable write command delay in nonvolatile memory | |
US10496309B2 (en) | Input/output (I/O) loopback function for I/O signaling testing | |
CN106575274A (zh) | 用于低功率存储器设备的公用管芯实现 | |
CN109947376B (zh) | 一种基于fpga实现的多协议接口固态存储系统 | |
CN110633229A (zh) | 用于高带宽存储器通道的dimm | |
JP2015525398A5 (zh) | ||
TWI685753B (zh) | 可重新配置的伺服器以及具有可重新配置的伺服器的伺服器機架 | |
CN106970894A (zh) | 一种基于Arria10的FPGA异构加速卡 | |
CN204347834U (zh) | 一种基于fpga的服务器集群存储系统 | |
CN104681077A (zh) | 一种mram-nand控制器及贴片式固态硬盘 | |
JP2014170531A (ja) | Usbメモリ装置 | |
US7600081B2 (en) | Processor architecture having multi-ported memory | |
CN204347812U (zh) | 一种基于fpga的服务器存储电路 | |
CN103517085A (zh) | 一种基于视频解码设计实现远程服务器管理的方法 | |
CN106033396A (zh) | 数据存储装置及具有该数据存储装置的数据传输系统 | |
CN103902229B (zh) | 刀片存储装置 | |
CN109491949B (zh) | 基于Zynq的动态可重构框架及方法 | |
WO2019052061A1 (zh) | 一种低功耗双列直插式存储器及其增强驱动方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20161019 |
|
WD01 | Invention patent application deemed withdrawn after publication |