CN106027040A - 数字锁相环中的硬件延迟补偿 - Google Patents

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Abstract

本发明涉及数字锁相环中的硬件延迟补偿。在数字锁相环中包括：PLL环，该PLL环包括对控制值作出响应以生成锁定到参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)；以及，硬件实现的受控振荡器，该硬件实现的受控振荡器对来自该第一SDCO的输出相位和频率值作出响应以合成所述时钟信号，硬件延迟是通过对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟相位值来补偿的。将经合成的时钟信号相位值与从PLL环得到的反馈相位值进行比较以生成用于修改经合成的时钟信号或其派生物的补偿值。

Description

数字锁相环中的硬件延迟补偿
技术领域
本发明涉及预测定时的领域，并且尤其涉及用于补偿数字锁相环(DPLL)中的硬件延迟(具体为用于实现输入/输出(I/O)相位对准控制)的方法和装置。
背景技术
DPLL被用来创建在相位和频率两方面都与参考信号同步的输出信号。包括软件实现的数控振荡器(SDCO)的PLL环可被用来为硬件实现的受控振荡器生成相位和频率控制值，该硬件实现的受控振荡器生成输出时钟信号。PLL环包括对参考信号的相位进行采样的相位采样器。SDCO为运行DPLL的系统时钟的每一周期计算被锁定到输入参考信号的输出时钟信号的相位和频率。SDCO在数控振荡器(DCO)的软件实现中被使用，其在灵活性、准确性、稳定性和可靠性方面提供优势。SDCO基本上是具有可选精度的数字DCO。由于SDCO不受硬件的限制，它具有通过软件确定的任意精度。
由SDCO输出的相位和频率值必须被转变为实际时钟信号。该操作由硬件实现的受控振荡器实现。
图1中示出了典型的现有技术DPLL。这包括PLL环17，该PLL环17包括接收参考输入信号ref的相位采样器10、减法器(即具有负输入的加法器)形式的相位比较器12、环路滤波器14、SDCO 16和转换器18。转换器18被耦合到硬件实现的振荡器20，该硬件实现的振荡器20合成各输出时钟信号。硬件实现的受控振荡器20可以是数控振荡器(DCO)或压控振荡器(VCO)。在DCO被利用的情况下，APLL一般被提供以响应于DCO来控制最终的VCO。DCO/VCO 20将通常被安装在分开的晶片上以为活跃电路生成时钟信号，使得通过将SPLL与真实时钟输出隔离来降低输出时钟噪声。
相位采样器10生成表示参考信号ref的当前相位的数字相位值。该数字相位值被在比较器12中与由SDCO 16输出的相位值进行比较以生成相位误差值。该相位误差值被传递通过环路滤波器14以生成针对SDCO 16的控制值。该控制值采用频率偏移df的形式，其被施加达使SDCO的输出回到与参考信号有关的相位所必须的时间量。针对II型PLL的环路滤波器在图5中被更详细的示出，并且如本领域所公知的包括比例路径和积分路径，该积分路径包括积分器。比例路径包括乘法器60，该乘法器60将相位误差值乘以参数Cp(即p参数)以定义期望滤波带宽。积分路径包括乘法器62和加法器64，乘法器62将乘法器60的输出乘以积分参数Ci(即i参数)，加法器64具有反馈环，该反馈环包括用于提供积分器的单位延迟模块66。输出加法器68将加法器60和62的输出相加以产生频率偏移df。
SDCO 16生成相位和频率值，这些相位和频率值被传递给转换器18，转换器18将这些相位和频率值转换成适合于控制硬件实现的DCO/VCO 20的相位和频率输入的形式。转换器18考虑了SDCO 16是软件设备而DCO 20是硬件设备的事实。例如，SDCO 16和DCO 20可具有不同的中心频率或不同的位宽度。通常，SDCO 16是数字DCO，并且与硬件DCO 20相比具有高的多的分辨率。转换器18因此是从一个频率到具有不同分辨率或位宽度的另一频率的映射(通常为线性映射)。
由于SDCO 16被锁定到采样参考相位值，并且SDCO 16控制DCO/VCO 20的输出，输出时钟信号被与输入参考信号同步。然而，将领会，输出时钟在频率和相位方面与参考时钟同步的事实不必定意味着它与该参考时钟对准，因为在这两个时钟之间可存在很定的相位差。
在许多应用中，不仅要求输出时钟在频率和相位方面与参考锁定，并且还要求其相位在时间方面与参考时钟对准。在DPLL中，DCO/VCO 20输出时钟的相位对准在理论上可被实现，从而确保SDCO 16和DCO/VCO 20两者都在相同的系统时钟上运行，并且随后用由SDCO 16生成的输出相位值来直接控制DCO/VCO 20的输出相位。然而，如果在SDCO 16和DCO/VCO 20之间或在DCO/VCO 20的输出垫片处存在任何硬件延迟，则这能可导致发生帧失步。此外，温度、环境或输出频率方面的任何改变都可导致硬件延迟改变。
发明内容
根据本发明，提供有一种数字锁相环，该数字锁相环包括：PLL环，该PLL环包括用于对参考信号进行采样以生成参考信号相位值的第一相位采样器、对控制值作出响应以生成锁定到该参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)、用于将所述参考信号相位值与从所述PLL环得到的反馈相位值进行比较以生成相位误差值的第一相位比较器、以及用于对所述误差相位值进行滤波以得到所述控制值的环路滤波器；硬件实现的受控振荡器，该硬件实现的受控振荡器对来自所述第一SDCO的输出相位和频率值作出响应以合成时钟信号，所述经合成的时钟信号或其派生物(derivative)易遭受硬件延迟；以及，硬件延迟补偿环，该硬件延迟补偿环包括用于对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟信号相位值的第二相位采样器、用于将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于对所述经合成的时钟信号或其派生物进行修改以补偿所述硬件延迟的补偿值的第二相位补偿器。
如本文中所使用的，术语值被用来描述表示诸如频率和相位之类的物理参数的软件变量。在PLL环内，内部变量是值，而参考输入和输出时钟是物理信号。
针对两个相位补偿器的反馈值理论上可从第一SDCO的输出中获得，但由于相位采样器、第一SDCO和硬件实现的受控振荡器均采用取模操作，因此使这些取模操作在同时(即在回绕发生的时间)发生是合乎需要的。对于三个时钟(即参考时钟、输出信号和SDCO)而言该结果难以实现，但对于时钟对而言该结果相对容易实现。结果，在优选实施例中，两个附加的SDCO被耦合到环路滤波器的输出以分别为第一和第二相位采样器生成反馈相位值。通过这种方式，有可能将针对时钟及其相应的输入的取模操作布置成同时发生。
一个实施例具有被复用到硬件延迟补偿环的输入的多个输入时钟。另一实施例具有馈送生成不同输出信号的多个模式移相器(pattern shifter)的单个硬件实现的受控振荡器。在该实施例中，不同的输出信号被复用到硬件延迟补偿环的输入。
在另一方面，本发明提供一种在数字锁相环中补偿经合成的时钟信号中的硬件延迟的方法，该数字锁相环包括：PLL环，该PLL环包括对控制值作出响应以生成锁定到参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)；以及，硬件实现的受控振荡器，该硬件实现的受控振荡器对来自所述第一SDCO的输出相位和频率值作出响应以合成所述信号，所述方法包括：对所述经合成的时钟信号或其派生物进行采样以生成经同步的时钟相位值；将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于修改所述经合成的时钟信号或其派生物的补偿值。
附图说明
现将参考附图仅通过示例来更详细地描述本发明，附图中：
图1示出现有技术DPLL；
图2是根据本发明的一实施例的具有硬件延迟补偿环的DPLL的框图；
图3是SDCO的框图；
图4是根据本发明的一实施例的具有硬件延迟补偿环和分开的SDCO的DPLL的框图；
图5是现有技术DPLL滤波器的框图；
图6是根据本发明的一实施例的针对多合成硬件DCO的具有硬件延迟补偿环的多输入多输出DPLL的框图；
图7是使用单个硬件DCO合成器的具有多个时钟输出的DPLL的框图；以及
图8是示出VCXO模式移位控制信号的相位移动的时序图。
具体实施方式
在附图中，相同的部分由相同或类似的参考标记来指定。
现将参考图2来描述采用本发明的示出硬件延迟补偿环40的实施例来实现对准控制。图2中示出的DPLL包括具有附加组件的如图1所示的DPLL，附加组件即为第二相位采样器24、第二相位补偿器26、可控数字反馈滤波器28、调整模块30、开关32和相位补偿器34。反馈滤波器28接收控制输入即信号ctr以：启动该反馈滤波器；复位该反馈滤波器；和输出延迟结果。SDCO16和反馈滤波器28对周期性硬件中断作出响应以呈现其相应的输出。为了清楚起见，各中断之间的时间被表示为Ti。
第二相位采样器24、第二相位补偿器26、可控反馈滤波器28和调整模块30一起形成硬件延迟补偿环40，该硬件延迟补偿环40用于生成补偿值以供施加到变换单元18的输出来补偿DCO/VCO 20的输出和图2中通过框22表示的时钟输出之间的硬件延迟。该补偿被用于实现相位对准控制。硬件延迟可出现在DCO/VCO 20的输出垫片处。
相位采样器24对DCO/VCO 20的输出进行采样，该输出被延迟了等于框22所表示的硬件延迟的量，并且在第二相位比较器26中将得到的相位值与从SDCO 16反馈回的相位进行比较。第二比较器26的输出处的相位差被施加到反馈滤波器28，该反馈滤波器28对相位差进行滤波并输出经滤波的相位延迟(即，由框22引起的相位延迟)，该相位延迟被施加到调整模块30的输入。
调整模块30计算频率偏移值df以及该频率偏移值df应当被施加到DCO/VCO 20的频率输入的时间T，其是通过在加法器36中被添加到由SDCO16输出的频率值而被施加到DCO/VCO 20的频率输入的。
df的值通过每秒钟允许的时钟移动量来限制，并且由此对df的值和T的计算可直接实现。例如，针对df的预定值选择可被存储，并且合适的T可结合df从该值选择中选择，以实现所需的相位补偿。所得的每秒钟相位改变等于DCO频率偏移df。
反馈滤波器28可以是简单的求平均滤波器以将由第二比较器26输出的相位误差输出中的任何噪声移除。反馈滤波器28的控制输入由外部控制器生成，该外部控制器用于选择反馈滤波器28的类型和操作，并任选地将反馈滤波器28的输出门控为直到其输出有效才出现。
通常，当不存在相位延迟时，开关32被设置在“0”或非激活位置处。当检测到相位延迟时，DCO/VCO的频率在T秒内被移位量df，以补偿检测到的相位延迟。当频率偏移已被施加了达时间T的所需量时，开关32被返回到零位置。
时间T是在调整模块30中从由反馈滤波器28输出的经滤波的相位延迟中计算出的。例如，如果硬件延迟为10ns，则输出时钟可通过将其向前移动10ns来对准。这可通过以下方式来实现：施加频率偏移df(其等效于每秒钟的相位改变)达合适的时间段T，以通过在加法器36中将该频率偏移df添加到转换模块18的频率输出来实现相位补偿。例如，如果平均相位偏移为以ns为单位的δφ，则
δφ＝df×T
在许多情况下，DCO/VCO 20的相位被太过快速的改变是不合乎需要的。通过将频率偏移df施加到DCO/VCO 20达由调整模块30确定的时间T秒，输出时钟的总相位改变为df x T。该频率偏移df在加法器36中被添加到转换单元18的频率输出达时间T。
在每一周期性中断处，由在时间Ti(即来自最后一次周期性输入的时间)内施加的df引起是确切相位移动是已知的。相位补偿器34在每一中断将DCO/VCO 20的输出相位补偿该数量即补偿df x Ti，并在加法器38中将其添加到转换单元18的相位输出。相位补偿器34将这些相位改变累加，并将总累加相位改变施加到加法器38。由于SDCO 16持续尝试在没有关于硬件延迟补偿环40的操作的知识的情况下控制DCO/VCO 20的相位，因此需要相位补偿器34，由此由硬件延迟补偿环40实现的累加相位改变必定在实现时间T之前的各中断上被逐渐添加到SDCO 16所指示的相位。
在参考图2所描述的实施例中，如以上所指示的，DPLL的延迟校正输出取自硬件控制校正电路40的相位采样器24的输入。
SDCO框16在图3中被更详细地示出，并且包括加法器41、42，模累加器44以及单位延迟模块46，该模累加器44累加相位、对特定值进行取模。SDCO16基于其频率输入cf和df持续累加相位，其中cf是SDCO的中心频率并且df是频率偏移。
相位不可无限地增加，并且必须在某一时间后被回绕(wrap around)。在图3中示出了该回绕或取模操作。同样，由相位采样器10和24输出的输入相位不可无限地增加，并且必须在某一时间后被回绕。这在图4中有模框50、52表示。为了与参考输入相位匹配，所有三个时钟(即，参考输入、反馈时钟和SDCO)中的取模操作或回绕必须在完全相同的时间发生。同样，为了避免取模操作期间的任何相位误差积累，回绕应当在正好整数数目的SDCO时钟脉冲和输入参考脉冲上发生。
由于参考频率和输出反馈频率可能完全不同，因此要找到所有三个时钟(即参考、SDCO输出和反馈信号)共用的模值可能是困难的。然而，要找到两个时钟共用的模值却相对容易。这导致图4所示的架构，其中SDCO1具有与参考时钟相同的模值，SDCO2具有与反馈时钟相同的模值，且SDCO0具有与硬件实现的DCO/VCO 20相同的模值。
图4中示出的布置与图2中示出的布置相同。模框50、52表示由样本采样器执行的固有取模操作。取代从SDCO 16获得反馈相位值，从相应的附加SDCO(即每一相位比较器12、26的SDCO1 54和SDCO2 56)获得分开的反馈相位值。
在该实施例中，SDCO1 54和SDCO2 56被耦合到滤波器14的输出。输入参考信号累加模的相位即第一值被与SDCO1 54的输出进行比较，而经延迟的输出信号累积模的相位即第二值被与SDCO2 56的输出进行比较。
在该实施例中，相位采样器10的模值可变得与DSCO01 54中的累加器的模值相同，并且相位采样器24的模制可变得与SDCO2 56中的累加器相同，并且SDCO0 16中的累加器的模值可变得与DCO/VCO合成器20中的累加器相同。
图4中示出的架构可被放大成如图6所示的多输入/输出PLL架构。在该实施例中，存在n个参考输入ref1到refn。与图4中的那些组件相对应的组件由指定相应的PLL环171…17n的具有从1…n的上标的相似的参考标记来指定。在该图中，图4中的控制调整框30、开关32和相位补偿框34被示为被组合在单个反馈控制框31中。图4中的转换框18、加法器36、38和相位补偿单元35被示为被组合在单个转换/补偿框701…70n中。为了简单起见，频率和相位补偿线被示为单根线。
在图6中，各个体PLL环171…17n和硬件延迟补偿环40按与图4中的各环相似的方式操作。
硬件延迟补偿环40的相位采样器24的输入来自复用器72所选择的DCO/VCO合成器201…20n之一的输出。硬件延迟补偿环400的输出随后被复用器74施加到相应的PLL环171…17n的转换电路701…70n。向复用器72、74施加的选择信号sel可例如获自一简单的模n计数器(未示出)的以顺序地循环经过不同的输入，或者I/O对准电路可被用于通过状态机和MUX控制环绕所有合成输出时钟循环以维持对所有输出的正确对准。
图7示出单个硬件实现的DCO的具有单个参考输入和多个输出的布置。硬件校正控制器类似于图4中示出的硬件校正控制器如作为基本PLL环17。
在该实施例中，单个DCO/VCO 20的输出被施加到一系列“模式移相器”801,802…80n，这些模式移相器生成不同的频率，这些不同的频率通常为单个DCO/VCO 20生成的频率的倍数或因数。一般来说，模式移相器由整数除法器和乘法器组成以生成频率(N/m)*fdco，其中fdco是DCO/VCO的输出频率。在大多数应用中，模式移相器是简单的除法器。
在经历了相应的硬件延迟221…22n后，将模式移相器801…80n的输出施加到复用器82。这选择输出以供施加到硬件校正控制器40。复用器82可由模n计数器来控制以循环经过模式移相器801…80n。在该布置中，经校正的时钟输出是从复用器82的输入中取得的。
在图7的实施例中，取代如图6所示控制单个DCO/VCO 20的频率，硬件校正控制器40的输出通过复用器84被施加到相应的模式移相器801…80n，该复用器选择其输出当前被复用器82选择的模式移相器801…80n，因为复用器82和复用器84两者对相同的选择信号sel作出响应。
硬件补偿延迟环40生成输出值，在本示例中该输出值使得所选的模式移相器将生成的时钟脉冲向前或向后移动DCO/VCO 20的输出的整数数目个周期，以补偿该延迟。该机制在图8中示出，其中线a示出DCO/VCO 20的输出且线b示出模式移相器801…80n之一的输出。在该示例中，DCO/VCO频率被除以10。
为了校正输出时钟的相位，模式移相器的输出在本示例中被向前(线c)或向后(线d)移动DCO/VCO输出时钟的单个周期以实现必须的相位校正。相位移相器的输出在必要时可被移动多于一个时钟周期。
本领域的技术人员应当领会，本文中的任何框图表示采用本发明的原理的说明性电路系统的概念图。例如，处理器可通过使用专用硬件以及与合适的软件相关联地执行软件的硬件来提供。当通过处理器来提供时，这些功能可由单个专用处理器、单个共享处理器或多个个体处理器(其中的一些可被共享)来提供。此外，对术语“处理器”的显式使用不应当被解释为排他地指代能够执行软件的硬件，而可隐含地包括而不作为限制数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储。也可包括其他硬件(传统的和/或自定义的)。在实践中，本文中示出的功能框或模块可用硬件或在合适的处理器上运行的软件来实现。

Claims (20)

1.数字锁相环(PLL)，包括：
PLL环，所述PLL环包括：
用于对参考信号进行采样以生成参考信号相位值的第一相位采样器，
响应于控制值来生成锁定到所述参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)，
用于将所述参考信号相位值与从所述PLL环得到的反馈相位值进行比较以生成相位误差值的第一相位比较器，以及
用于对所述误差相位值进行滤波以得到所述控制值的环路滤波器；
硬件实现的受控振荡器，所述硬件实现的受控振荡器对来自所述第一SDCO的输出相位和频率值作出响应以合成时钟信号，所述经合成的时钟信号或其派生物易遭受硬件延迟；以及
硬件延迟补偿环，所述硬件延迟补偿环包括用于对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟信号相位值的第二相位采样器、用于将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于对所述经合成的时钟信号或其派生物进行修改以补偿所述硬件延迟的补偿值的第二相位补偿器。
2.如权利要求1所述的数字锁相环，其特征在于，所述第一和第二相位比较器被耦合到所述第一SDCO的输出以为所述第一和第二相位比较器两者获得所述反馈相位值。
3.如权利要求1所述的数字锁相环，其特征在于，所述PLL环进一步包括耦合到所述环路滤波器的输出以为所述第一相位比较器生成所述反馈相位值的第二SDCO，并且所述硬件延迟补偿控制器包括耦合到所述环路滤波器的输出以为所述第二相位比较器生成所述反馈相位值的第三SDCO。
4.如权利要求3所述的数字锁相环，其特征在于，所述硬件实现的受控振荡器、以及所述第一和第二相位采样器、以及所述第一、第二和第三SDCO中的每一者都操作对某些值进行取模，所述第一SDCO的模值与所述硬件实现的受控振荡器的模值相同，并且所述第二SDCO的模值与所述第一相位采样器相同，并且所述第三SDCO的模值与所述第二相位采样器的模值相同，具有相同模值的各组件的取模操作被布置为同时发生。
5.如权利要求3或4中的任一项所述的数字锁相环，其特征在于，所述硬件延迟校正环进一步包括用于使所述经合成的时钟信号的相位和/或频率移相的反馈控制器。
6.如权利要求5所述的数字锁相环，其特征在于，所述反馈控制器包括：调整模块，所述调整模块用于将所述补偿值计算为偏移频率df和用于施加所述偏移频率的时间T；以及开关，所述开关由所述调整模块控制来将所述偏移频率df施加到所述硬件实现的受控振荡器的输入达所述时间T作为到由所述第一SDCO生成的所述输出频率值的校正值。
7.如权利要求7所述的数字锁相环，其特征在于，所述硬件延迟校正环进一步包括用于在每一周期性硬件中断上使所述硬件实现的受控振荡器的输出移相量df x Ti的相位补偿器。
8.如权利要求3到7中的任一项所述的数字锁相环，其特征在于，包括用于接收相应的参考信号的多个所述PLL环、用于将所述硬件实现的受控振荡器中被选择的一个硬件实现的受控振荡器施加到所述第二相位采样器的第一复用器，以及用于将所述补偿值施加到由所述第一复用器当前选择的硬件实现的受控振荡器的第二复用器。
9.如权利要求3到7中的任一项所述的数字锁相环，其特征在于，所述硬件延迟补偿环包括求平均滤波器形式的反馈滤波器。
10.如权利要求3到7中的任一项所述的数字锁相环，其特征在于，进一步包括：耦合到所述硬件实现的受控振荡器以生成从所述经合成的时钟信号得到的一系列不同的输出频率的一系列模式移相器，用于选择所述模式移相器之一的输出以供施加到所述第二相位比较器的第一复用器，以及用于将所述补偿值施加到由所述第一复用器选择的模式移相器以将其输出移相所述经合成的时钟信号的一个或多个周期的第二复用器。
11.一种在数字锁相环(PLL)中补偿经合成的时钟信号中的硬件延迟的方法，所述数字锁相环包括：PLL环，该PLL环包括对控制值作出响应以生成锁定到参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)；以及，硬件实现的受控振荡器，该硬件实现的受控振荡器对来自该第一SDCO的输出相位和频率值作出响应以合成所述时钟信号，所述方法包括：
对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟相位值；
将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于修改所述经合成的时钟信号或其派生物的补偿值。
12.如权利要求11所述的方法，其特征在于，与所述经合成的时钟信号相位值比较的所述反馈相位值是从所述第一SDCO的输出中获得的。
13.如权利要求12所述的方法，其特征在于，所述PLL环的反馈相位值是从耦合到所述PLL环中的环滤波器的输出的第二SDCO中获得的，并且与所述经合成的时钟信号相位值比较的所述反馈相位值是从耦合到所述环滤波器的输出的第三SDCO的输出中获得的。
14.如权利要求13所述的方法，其特征在于，第一和第二相位采样器分别对所述输入参考信号和所述经合成的时钟信号或其派生物进行采样，并且所述硬件实现的受控振荡器以及所述第一和第二相位采样器均操作对某些值取模，所述第一、第二和第三SDCO操作对某些值取模，所述第一SDCO的模值与硬件实现的受控振荡器相同，所述第二SDCO的模值与所述第一相位采样器相同，并且所述第三SDCO的模值与所述第二相位采样器相同，并且具有相同模值的各组件的取模操作同时发生。
15.如权利要求14所述的方法，其特征在于，进一步包括将所述补偿值计算为偏移频率df和用于施加所述偏移频率的时间T，以及将所述偏移频率df施加到所述硬件实现的受控振荡器达所述时间T作为由所述第一SDCO生成的所述输出频率值的校正值。
16.如权利要求15所述的方法，其特征在于，进一步包括在每一周期上使所述硬件实现的受控振荡器的相位移相量df x T，其中Ti表示中断间隔。
17.如权利要求13到17中的任一项所述的方法，其特征在于，在数字PLL中包括多个所述PLL环，所述多个PLL环用于接收相应的参考信号并生成多个经合成的时钟信号，所述方法包括对所述经合成的时钟信号中所选的一个经合成的时钟信号进行采样以得到所述补偿值，以及将所述补偿值施加到生成所选的经合成时钟信号的硬件实现的受控振荡器。
18.如权利要求18所述的方法，其特征在于，所述经合成的时钟信号是按顺序选择的。
19.如权利要求11到18中的任一项所述的方法，其特征在于，进一步包括用求平均滤波器形式的反馈滤波器对将所述经合成的时钟信号相位值与反馈相位值进行比较的结果进行滤波。
20.如权利要求13到16中的任一项所述的方法，其特征在于，进一步包括用相应的模式移相器生成从所述经合成的时钟信号中得到的一系列不同的输出频率，选择易遭受延迟的所述模式移相器之一的输出来生成所述补偿值，以及将所述补偿值施加到所选的模式移相器以使其输出移相所述经合成的时钟信号的一个或多个周期。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110119331A (zh) * 2018-02-07 2019-08-13 华为技术有限公司 时钟切换方法、装置、服务器和时钟系统
CN114623815A (zh) * 2021-11-11 2022-06-14 北京自动化控制设备研究所 原子自旋系综的磁共振相位补偿方法及系统
CN114785341A (zh) * 2022-06-16 2022-07-22 成都金诺信高科技有限公司 一种用于多输入的锁相环参考源切换方法及锁相环
CN116184374A (zh) * 2023-01-01 2023-05-30 云南保利天同水下装备科技有限公司 驱动信号生成方法和驱动信号生成系统

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10069503B2 (en) * 2016-05-30 2018-09-04 Microsemi Semiconductor Ulc Method of speeding up output alignment in a digital phase locked loop
US9654117B1 (en) * 2016-06-14 2017-05-16 Cooper Technologies Company Digital phase-locked loop having de-coupled phase and frequency compensation
US10234895B2 (en) * 2017-05-11 2019-03-19 Microsemi Semiconductor Ulc Clock synthesizer with hitless reference switching and frequency stabilization
KR102360496B1 (ko) 2017-06-07 2022-02-10 삼성전자주식회사 신호 위상을 보상하는 전자 장치 및 그 방법
KR102390921B1 (ko) * 2017-11-28 2022-04-26 삼성전자주식회사 전자 장치 및 전자 장치에서의 위상 보정 방법
US10483986B1 (en) * 2018-09-19 2019-11-19 Rockwell Collins, Inc. Phase aligning phase locked loop (PLL) circuit
US10992301B1 (en) 2020-01-09 2021-04-27 Microsemi Semiconductor Ulc Circuit and method for generating temperature-stable clocks using ordinary oscillators

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183869A (zh) * 2006-11-17 2008-05-21 卓联半导体有限公司 一种数字锁相环
CN101183868A (zh) * 2006-11-17 2008-05-21 卓联半导体有限公司 分数数字pll
CN101953094A (zh) * 2008-01-23 2011-01-19 Ip访问有限公司 蜂窝通信网络中的通信单元和频率同步方法
US20110275402A1 (en) * 2008-09-02 2011-11-10 Gopikrishna Charipadi Communication unit and method for selective frequency synchronization in a cellular communication network
CN102739246A (zh) * 2011-04-01 2012-10-17 联发科技（新加坡）私人有限公司 时钟产生装置与频率校正方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236343B1 (en) 1999-05-13 2001-05-22 Quantum Corporation Loop latency compensated PLL filter
US9444474B2 (en) * 2014-05-09 2016-09-13 Microsemi Semiconductor Ulc Crystal oscillator noise compensation method for a multi-loop PLL

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183869A (zh) * 2006-11-17 2008-05-21 卓联半导体有限公司 一种数字锁相环
CN101183868A (zh) * 2006-11-17 2008-05-21 卓联半导体有限公司 分数数字pll
CN101953094A (zh) * 2008-01-23 2011-01-19 Ip访问有限公司 蜂窝通信网络中的通信单元和频率同步方法
US20110275402A1 (en) * 2008-09-02 2011-11-10 Gopikrishna Charipadi Communication unit and method for selective frequency synchronization in a cellular communication network
CN102739246A (zh) * 2011-04-01 2012-10-17 联发科技（新加坡）私人有限公司 时钟产生装置与频率校正方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110119331A (zh) * 2018-02-07 2019-08-13 华为技术有限公司 时钟切换方法、装置、服务器和时钟系统
CN110119331B (zh) * 2018-02-07 2021-10-01 华为技术有限公司 时钟切换方法、装置、服务器和时钟系统
CN114623815A (zh) * 2021-11-11 2022-06-14 北京自动化控制设备研究所 原子自旋系综的磁共振相位补偿方法及系统
CN114623815B (zh) * 2021-11-11 2024-06-11 北京自动化控制设备研究所 原子自旋系综的磁共振相位补偿方法及系统
CN114785341A (zh) * 2022-06-16 2022-07-22 成都金诺信高科技有限公司 一种用于多输入的锁相环参考源切换方法及锁相环
CN116184374A (zh) * 2023-01-01 2023-05-30 云南保利天同水下装备科技有限公司 驱动信号生成方法和驱动信号生成系统

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